[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着集成电路的制作向超大规模集成电路(ULSI)发展，其内部的电路密度越来越大，所含元件数量不断增加，使得晶片的表面无法提供足够的面积来制作所需的互连线(Interconnect)。为了配合元件缩小后所增加的互连线需求，利用通孔实现的两层以上的多层金属互连线的设计，成为超大规模集成电路技术所必须采用的方法。

传统的金属互连是由铝金属制作实现的，但随着集成电路芯片中器件特征尺寸的不断缩小，金属连线中的电流密度不断增大，响应时间不断缩短，传统铝互连线已达到工艺极限。当工艺尺寸小于130nm以后，传统的铝互连线技术已逐渐被铜互连线技术所取代。与铝金属相比，铜金属的电阻率更低、电迁移寿命更长，利用铜工艺制作金属互连线可以降低互连线的RC延迟、改善电迁移等引起的可靠性问题。但是，采用铜工艺制作互连线也存在两个问题：一是铜的扩散速度较快，二是铜的刻蚀困难，因此，其所适用的工艺制作方法与铝工艺完全不同，通常会采用镶嵌结构以填充的方式实现。

图1至图5为现有工艺形成互连线的示意图，下面结合图1至图5，对现有工艺形成互连线的形成方法进行详细说明。首先，参考图1，提供衬底101，并在衬101表面形成层间介质层103；接着，参考图2，在所述介质层103上形成掩膜层105，所述掩膜层105上形成有互连线图案；再接着，参考图3，以所述掩膜层105为掩模，刻蚀所述层间介质层103，形成沟槽104，并去除所述掩膜层105；然后，参考图4，在沟槽104内以及沟槽104开口两侧的层间介质层103上沉积铜金属材料105；最后，参考图5，通过化学机械研磨工艺平坦化所述铜金属材料105，至暴露出层间介质层103，形成铜互连线106。

然而，随着半导体工艺节点的不断减小，半导体器件中的互连线越来越密集、互连线的关键尺寸(CD，critical dimension)也越来越小，通过现有工艺形成互连线时，形成凹槽以及在凹槽内填充金属材料的工艺难度较高，所形成互连线的内部易产生空洞、形态较差。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，以在后段制程中形成线宽较小、密度较高以及间隔排列的互连线或插塞，降低形成半导体器件的工艺难度，提高所形成半导体器件的形态，进而提高所形成半导体器件的性能。

为解决上述问题，发明人提供了一种半导体器件的形成方法，包括：提供衬底；在衬底上形成若干分立的第一金属层；对第一金属层的侧壁进行刻蚀，使第一金属层的宽度与设计宽度一致；在刻蚀后的第一金属层的侧壁上形成侧墙；在分立的第一金属层之间的衬底上形成第二金属层，所述第二金属层上表面与第一金属层上表面齐平，且相互之间有侧墙隔离；去除所述侧墙或者去除所述第一金属层和第二金属层。

可选的，所述第一金属层和第二金属层的材质为氮化钛或者氮化钽。

可选的，所述侧墙的材质为氮化铜，在刻蚀后的第一金属层的侧壁上形成侧墙之后，还包括：对所述侧墙进行固化处理。

可选的，所述侧墙的材质为氧化硅、氮化硅、氮氧化硅或者多晶硅。

与现有技术相比，本发明技术方案具有以下优点：

先在衬底上形成分立的第一金属层，并对第一金属层两侧的侧壁进行刻蚀，使第一金属层的宽度与设计宽度一致，然后在刻蚀后的第一金属层的侧壁上形成侧墙，并在第一金属层之间的衬底上填充使第一金属层侧壁上侧墙相互隔离的第二金属层，最后去除所述第一金属层和第二金属层或者去除所述侧墙，在衬底上形成间隔排列且密度较大的互连线或者插塞，简化了形成半导体器件的工艺步骤，降低了工艺难度以及制造成本，且该工艺容易被精确控制，提高了所形成半导体器件的性能。

附图说明

图1至图5为现有工艺形成互连线的示意图；

图6为本发明半导体器件的形成方法的一个实施方式的流程示意图；

图7至图13为本发明半导体器件的形成方法的一个实施例中形成半导体器件的示意图；

图14为本发明半导体器件的形成方法的另一个实施方式的流程示意图；

图15至图18为本发明半导体器件的形成方法的另一个实施例中形成半导体器件的示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。