[发明专利]一种高效率高精度除法实现方法及装置

说明书

技术领域

本发明涉及电子与信号处理领域一种高精度高效率的除法实现方法，具体涉及高效率高精度除法实现方法及装置。

背景技术

在数字信号处理领域，经常涉及到除法运算。如在接收信号归一化过程中用到除法运算，信号处理中的矩阵运算等。这些运算中，很多情况下不需要求出余数，但需要求出精度相对较高的商。此类除法运算有很高的运算速度要求，即需要在很短的时间内求出运算结果，或硬件除法器需要工作在很高的频率。

现有除法器结构种多采用多次移位减法与移位操作得到精确的商以及余数。该类除法运算实现时间长，需要多个时钟周期或者综合后硬件工作频率低。例如，在Donald E.Knuth著的《计算机程序设计艺术》，第2卷，半数值算法（“The Art of Computer Programming，Vol.2，Seminumerical Algorithms”）的第4章第3节介绍了一种计算除法的算法。该法先采用多次牛顿迭代方法求出除数的倒数，然后用被除数乘之得到商。但该法缺点在于为求得一个相对高精度的结果，迭代次数需要很多，插值繁杂，计算时间长。在采用赛灵斯（XILINX）公司的FPGA集成开发工具ISE中的Core Generator生成的32位除16位的除法器，在60MHz的工作时钟绝数下，完成一次运算需要20多个时钟周期。在专利申请号为01132302.7的中国专利申请“一种除法器”中采用移位加减法的方式实现除法器，，32位除16位的除法器需要16个时钟周期。以上现有技术存在的问题在于时钟周期较长，实现速度慢，在数字信号处理领域的应用受到极大限制。

发明内容

本发明针对现有技术除法运算时钟周期较长，实现速度慢问题，提出提出一种高效率高精度除法实现方法及装置。

本发明实施例提供了一种高精度除法运算方法，对不同或相同位宽的除数x′和被除数y′进行预处理，分解计算商

设定系统有效位宽度l，1≤l≤Bw，Bw为系统位宽，在{16，32，40，64，128，256，…}中取任意值；

从符号位开始，从高位到低位搜索无符号除数x有效位的起始位位置Ps，获得无符号除数x的有效位长度Lx＝Bw-Ps+1；

将无符号除数x分解为包含高lbit有效位的a和包含剩余有效bit位的b，变换无符号除数的倒数即

1x=1a+b=1a1+ba=(11+ba)×(1a)---(1)]]>

对a进行归一化处理得到a′；

查询预存的倒数表，获得的值，所述预存的倒数表为预先存储的倒数表，存储[2^l-1,2^l-1]内整数的倒数值；

将的值进行回归处理得到的值；

获得的值；

其中，s表示商的符号，x为无符号除数，y为无符号被除数，式（1）中+号表示异或运算。

作为一种可选实施方式，若Lx>l，所述对a进行归一化处理得到a′为将a的高lbit的有效位右移m位得到a′，其中m＝Bw-Ps-l+1。

优选地，所述将的值进行回归处理得到的值为，若左移m位会产生溢出，则将的值左移m位，否则降低Q值，Q＝Q－m，Q值表示定点精度。