[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种增强NMOS晶体管的性能的方法。

背景技术

随着CMOS器件尺寸的不断减小，使用新的材料和器件结构可以战胜器件尺寸缩小所带来的挑战，改善器件的性能。

对于NMOS晶体管而言，通常采用应力记忆技术来增强其性能。由于栅极具有一定的高度，实施所述应力记忆技术时在器件衬底上沉积的应力层与器件的沟道区之间存在一定的距离，因此，在退火并移除所述应力层之后，由器件的源/漏区以及栅极向器件沟道区施加的转移自所述应力层的应力的大小将会受到一定的限制。同时，有研究表明，由于栅极的节距的不断减小，在栅极两侧的侧墙下方的衬底中出现晶格错位缺陷可以产生很大的应力值，该应力值可以达到1GPa及以上。如果将如此大的应力施加于NMOS晶体管的沟道区，势必会显著增强NMOS晶体管的性能。

因此，需要提出一种方法，可以在NMOS晶体管的栅极两侧的侧墙下方的衬底中诱导产生所述晶格错位缺陷，借此来增强NMOS晶体管的性能。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构，且在所述半导体衬底上形成有位于所述栅极结构两侧且紧靠所述栅极结构的侧壁结构；在所述栅极结构之间的半导体衬底中形成第一硅凹槽；各向同性蚀刻所述第一硅凹槽；在所述第一硅凹槽的底部形成第二硅凹槽；回填所述第一硅凹槽和所述第二硅凹槽，其中，回填的材料在所述第一硅凹槽的底部和所述第二硅凹槽的侧壁的交接处出现晶格错位缺陷，所述晶格错位缺陷增强作用于所述半导体器件的沟道区的应力。

进一步，通过所述侧壁结构构成的工艺窗口，采用干法蚀刻工艺纵向蚀刻所述栅极结构之间的半导体衬底来形成所述第一硅凹槽。

进一步，所述第一硅凹槽的深度为10-100nm。

进一步，所述各向同性蚀刻为湿法蚀刻。

进一步，所述湿法蚀刻的蚀刻剂包括氢氟酸、四甲基氢氧化铵或者氨水。

进一步，所述湿法蚀刻是在0-100℃下进行的。

进一步，在所述湿法蚀刻之后，所述第一硅凹槽的横向宽度扩展的同时纵向深度增大1-20nm。

进一步，通过所述侧壁结构构成的工艺窗口，采用干法蚀刻工艺纵向蚀刻所述第一硅凹槽的底部来形成所述第二硅凹槽。

进一步，所述第二硅凹槽的深度为10-100nm。

进一步，在形成所述第二硅凹槽之后，还包括对所述第一硅凹槽和所述第二硅凹槽进行湿法预清洗的步骤。

进一步，采用外延生长工艺实施所述回填。

进一步，所述回填的材料的厚度为25-250nm。

进一步，所述回填的材料包括硅、碳化硅、磷硅或者砷硅。

进一步，所述碳化硅中的碳含量为0.01-3％。

进一步，所述磷硅中的磷掺杂浓度和所述砷硅中的砷掺杂浓度均为1.0×E¹⁸-8.0×E²⁰atom/cm³。

进一步，所述半导体器件为NMOS晶体管。

进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

根据本发明，可以在NMOS晶体管的栅极两侧的侧壁结构的下方的衬底中诱导产生晶格错位缺陷，进而显著增强NMOS晶体管的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1E为本发明提出的增强NMOS晶体管的性能的方法的各步骤的示意性剖面图；

图1F为应用本发明提出的方法在NMOS晶体管的栅极两侧的侧壁结构的下方的衬底中诱导产生晶格错位缺陷的示意性剖面图；

图2为本发明提出的增强NMOS晶体管的性能的方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。