[发明专利]一种替代双端口静态存储器的存储器结构

说明书

技术领域

本发明涉及存储器领域，特别是涉及一种替代双端口静态存储器的存储器结构。

背景技术

随着半导体和电子技术的发展，单个芯片上要完成的功能越来越多，这就使得芯片电路的设计越来越复杂，片上存在着多个时钟域，跨时钟域设计成为了一个常态，大量的数据在不同时钟域之间传送，如何处理这些跨时钟域的批量数据也成为了一个关键问题。

目前通常的做法是使用一个双端口静态存储器作为跨时钟域数据传送的中间存储器，双端口静态存储器可以工作在两个时钟域中，从而实现了数据在不同时钟域的转换。

但是，双端口静态存储器的面积要比相同存储容量单端口静态存储器面积大50％左右，因此在芯片面积，芯片成本上并不占优势。

发明内容

本发明要解决的技术问题是提供一种替代双端口静态存储器的存储器结构，使得芯片设计在面积上有所改进，从而降低芯片成本。

为解决上述技术问题，本发明的替代双端口静态存储器的存储器结构，包括：一锁存器，两个FIFO（先进先出）暂存器，一选择器，一单端口静态存储器；

所述锁存器将输入的高频时钟区分为奇周期指示信号和偶周期指示信号；

第一FIFO暂存器，输入的信号分别为由存储器第一访问端输入的数据总线信号、工作时钟信号、高频时钟信号和奇周期指示信号；

第二FIFO暂存器，输入的信号分别为由存储器第二访问端输入的数据总线信号、工作时钟信号、高频时钟信号和偶周期指示信号；

所述FIFO暂存器用于暂时存放数据，同时将访问端的数据总线信号从原工作时钟域切换到高频时钟域，而且要求切换后的数据总线信号只会在相应的高频时钟周期中有效；

所述选择器，输入端分别与所述第一FIFO暂存器和第二FIFO暂存器的输出端相连接，其输出端与所述单端口静态存储器的输入端相连接，其控制端与所述锁存器的输出端相连接；在高频时钟的周期指示信号的控制下，在奇周期指示信号有效的时候选通存储器第一访问端的数据总线信号；在偶周期指示信号有效的时候选通存储器第二访问端的数据总线信号，选通的数据总线信号最终输入给所述单端口静态存储器。

本发明采用单端口的静态存储器代替双端口的静态存储器，从而使得芯片的面积减小，芯片的成本降低。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

附图是所述替代双端口静态存储器的存储器结构原理框图。

具体实施方式

如图所示，所述替代双端口静态存储器的存储器结构，采用高频时钟单端口静态存储器代替双端口静态存储器，包括：一单端口静态存储器，一选择器，两个FIFO暂存器，一锁存器。

高频时钟输入到所述锁存器，该锁存器将输入的高频时钟区分为奇周期和偶周期，从而产生奇周期指示信号和偶周期指示信号，并将这两个信号输入到FIFO暂存器和选择器的选择端。

第一FIFO暂存器的输入端输入的信号分别为由存储器第一访问端输入的数据总线信号、工作时钟信号、高频时钟信号和奇周期指示信号。

第二FIFO暂存器的输入端输入的信号分别为由存储器第二访问端输入的数据总线信号、工作时钟信号、高频时钟信号和偶周期指示信号。

所述FIFO暂存器用于暂时存放数据，同时将访问端的数据总线信号从原工作时钟域切换到高频时钟域，而且要求切换后的数据总线信号只会在相应的高频时钟周期中有效，即存储器第一访问端的数据总线信号只在奇周期指示信号的控制下有效，存储器第二访问端的数据总线信号只在偶周期指示信号的控制下有效。

所述选择器的输入端分别与所述第一FIFO暂存器和第二FIFO暂存器的输出端相连接，其输出端与单端口静态存储器的输入端相连接，其控制端与所述锁存器的输出端相连接。在高频时钟的周期指示信号的控制下，在奇周期指示信号有效的时候选通存储器第一访问端的数据总线信号；在偶周期指示信号有效的时候选通存储器第二访问端的数据总线信号，选通的数据总线信号最终输入给单端口静态存储器。

为了保证存储器两个访问端对单端口静态存储器的同步访问，使单端口静态存储器工作在一个高频时钟域，单端口静态存储器的高频时钟的频率必须是两个访问端工作时钟信号频率中较大者的两倍或大于两倍，这样才能保证存储器具有足够的带宽，从而实现两个访问端对单端口静态存储器的并行访问。