[发明专利]一种同步串行连接装置

说明书

技术领域

本发明涉及电子设备内部信号传输技术，尤其涉及一种同步串行连接装置。 

背景技术

在电子设备中，尤其是网络设备以及存储设备中会大量用到了主板和背板。主板和背板间需要很多并行的IO口进行状态信息的交换，这样就需要主板和背板间有很多管脚的连接器进行连接。然而这样的方案成本高，需要焊接大量的连接器解决主板与背板间的状态信息的交换，增加了连接器成本且占用了大量的设备空间，不利于电子设备复杂化和小型密集化的设计趋势。 

使用串行传输可以减少连接器的管脚数，比如典型地硬盘从并行接口向串行接口的转变。现有技术中SPI(Serial Peripheral Interface--串行外设接口)总线系统是一种同步串行外设接口，它可以使MCU（Micro Control Unit，微控制单元）与各种外围设备以串行方式进行通信以交换信息。该接口使用4条线：串行时钟线（SCLK）、主机输入/从机输出数据线MISO、主机输出/从机输入数据线MOSI和低电平有效的从机选择线SS。SPI接口在内部硬件实际上是两个简单的移位寄存器，传输的数据为8位。上述方案主要存在以下缺点：首先，SPI传输的数据为8位，不能代表大量（几十乃至上百个）的主板与背板间的IO状态。其次，SPI串行的每一位数据与IO管脚对应起来，因此灵活度较低；此外，SPI接口的数据访问方式是地址数据方式，数据传送不是连续进行的，无法实时连续反映并行IO口的状态；最后，SPI接口的实现逻辑复杂，要占用大量的逻辑器件资源进行译码。 

发明内容

有鉴于此，本发明提供一种同步串行连接装置，包括位于第一电路板上的第一逻辑器件以及第一串行连接器，以及位于第一电路板对端的第二电路板上的第二逻辑器件以及第二串行连接器；其中 

所述第一串行连接器与第二串行连接器对接，所述第一串行连接器连接于第一逻辑器件的前端物理接口，所述第一逻辑器件的后端物理接口连接于第一电路板上的并行IO物理接口； 

所述第一逻辑器件用于按照预定的解析协议将并行IO物理接口上若干管脚的输出信号转换为一个数据帧，并通过第一串行连接器发送到所述第二串行连接器；并用于按照预定的解析协议将来自第二串行连接器的数据帧解析为所述并行IO物理接口上若干管脚的输入信号； 

所述第一逻辑器件进一步用于根据自身产生的数据帧同步信号或者第二逻辑器件产生并发送的数据帧同步信号来界定数据帧。。 

本发明通过使用少量的管脚实现了大量IO信号线的并IO物理接口到串行接口的转换，可以使得连接器做到非常小型化，由于本发明的串行协议设计的非常简洁，因此完全可以用CPLD这种相对简单的逻辑器件即可实现。 

附图说明

图1是本发明一种实施方式中同步串行连接装置框架图。 

图2是本发明一种实施方式中收发数据过程的信号示意图。 

具体实施方式

以下结合附图对本发明具体实施方式进行详细描述。请参考图1，本发明一种同步串行连接装置，包括位于第一电路板上的第一逻辑器件以及第一串行连接器，以及位于第一电路板对端的第二电路板上的第二逻辑器件以及第二串行连接器。以下以第一电路板为电子设备（比如网络存储设备）的主 板，第二电路板为电子设备的背板为例。主板的第一串行连接器与背板的第二串行连接器对接。所述第一串行连接器连接于第一逻辑器件的前端物理接口，所述第一逻辑器件的后端物理接口连接于主板上的并行IO物理接口；所述第二串行连接器连接于第二逻辑器件的前端物理接口，所述第二逻辑器件的后端物理接口连接于背板上的并行IO物理接口。 

第一及第二串行连接器之间通过5个信号线相连；其中CLK为背板发送给主板的时钟信号，主板上的第一逻辑器件可以将该时钟信号作为自身工作的参考时钟。Frame为背板发送给主板的数据帧同步信号，第一逻辑器件根据Frame来界定背板上第二逻辑器件发送的数据帧的结束。主板接收以及主板发送为两个双向的数据帧传输通道。主板Ready为第一逻辑器件通过Ready信号管脚发送给第二逻辑器件的准备开始信号，表示主板准备开始传输有效的数据帧。需要注意的是CLK以及Frame信号也可以由第一逻辑器件发送给第二逻辑器件，这取决于开发者的实际需求。同样的道理主板Ready可以变为第二逻辑器件发送给第一逻辑器件的背板Ready。