[发明专利]改善刻蚀形貌并提升可靠性的铜互连制备方法

说明书

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种改善刻蚀形貌并提升可靠性的铜互连制备方法。

背景技术

随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小，芯片面积持续增大，面临着如何克服由于连接长度的急速增长而带来的RC延迟显著增加的问题。特别是由于金属布线线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。

为了减小互连造成的RC延迟，现已采用了多种措施。其中之一是采用超低介电常数（Ultra-low-k）材料来减小金属互连层之间的寄生电容。为了降低介电常数，超低介电常数材料一般会被做成多孔、疏松的结构。然而，多孔、疏松结构的超低介电常数材料却又存在如下方面的不足：材料易受损伤，刻蚀形状不易控制等等。同时，铜互连层的可靠性问题极具挑战性。现有技术的大马士革工艺制作铜互连层中，相比其它铜互连层，第一层铜互连的设计尺寸最小。控制刻蚀以及湿法清洗后的形状对后续的铜阻挡层以及铜的种子层工艺尤其非常关键。

请参阅图11、图12、图13，以及图14，图11所示为现有铜互连层的制备方法。图12所示为现有铜互连层制备方法所获得的第一刻蚀图案示意图。图13所述现有铜互连层制备方法所获得的第一铜填充淀积层结构示意图。图14所示为现有铜互连层制备方法所获得的第一铜互连层结构示意图。

传统的铜互连层的制备方法，包括：

执行步骤S41：在所示第一衬底40上依次沉积第一超低介电常数薄膜41、第一超低介电常数保护层42和第一金属硬掩膜层43；

执行步骤S42：在所述第一金属硬掩膜层43上涂覆光刻胶（未图示）并通过光刻形成第三刻蚀窗口（未图示）；

执行步骤S43：在所述第三刻蚀窗口内刻蚀所述第一金属硬掩膜层43，刻蚀停止在所述第一超低介电常数保护层42上，去除所述光刻胶，并在所述第一金属硬掩膜层43中形成所述第四刻蚀窗口（未图示），所述第四刻蚀窗口用于在后续步骤中作为刻蚀所述第一沟槽的窗口；

执行步骤S44：刻蚀所述第四刻蚀窗口内的超低介电常数保护膜42和超低介电常数薄膜41，形成连通所述第一衬底40的第一沟槽44；

执行步骤S45：在所述第一沟槽44内溅射沉积铜阻挡层（未图示）以及铜种子层（未图示），采用电镀工艺形成第一铜填充淀积层45；

执行步骤S46：通过化学机械研磨去除所述第一金属硬掩膜层43和所述第一超低介电常数保护层42，以及部分超低介电常数薄膜，形成所述第一层铜互连层46。

基于现有技术中的工艺整合技术，相比所述第一超低介电常数薄膜41上的所述第一超低介电常数保护层42，所述第一超低介电常数薄膜41极易受到等离子体（plasma）等的损伤；湿法清洗后，在所述第一超低介电常数保护层42下的所述第一超低介电常数薄膜41会呈现弓形（bowing）的形状。在两种材料的过渡界面会有明显的严重侧切（kink）存在。

在现有技术基础上得到的第一刻蚀图案47，对后续的铜阻挡层以及铜种子层的沉积工艺是一个挑战，尤其是侧切部位的铜阻挡层以及铜种子层覆盖质量（step coverage）。尽管铜阻挡层的沉积过程中的re-sputter的步骤有一定的弥补作用，但对半导体器件的可靠性仍会造成严重的影响。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了发明一种改善刻蚀形貌并提升可靠性的铜互连制备方法。

发明内容

本发明是针对现有技术中，采用传统的方法导致所述超低介电常数保护层下的所述超低介电常数薄膜会呈现弓形的形状，且在材料的过渡界面会有明显的严重侧切存在等制程的缺陷提供一种改善刻蚀形貌并提升可靠性的铜互连制备方法。

为了解决上述问题，本发明提供一种改善刻蚀形貌并提升可靠性的铜互连制备方法，包括：

执行步骤S1：提供衬底，所述衬底用于承载所述功能膜系；

执行步骤S2：在所述衬底上依次沉积超低介电常数薄膜、低介电常数薄膜、介电常数薄膜保护层，以及金属硬掩膜层；

执行步骤S3：在所述具有功能膜系的衬底顶层旋涂光刻胶，并光刻形成第一刻蚀窗口；

执行步骤S4：在所述第一刻蚀窗口内刻蚀所述金属硬掩膜层，所述刻蚀停止在所述介电常数薄膜保护层上，去除所述光刻胶并形成所述第二刻蚀窗口，所述第二刻蚀窗口用于在后续步骤中作为刻蚀沟槽的窗口；

执行步骤S5：刻蚀所述第二刻蚀窗口内的介电常数薄膜保护层、低介电常数薄膜以及超低介电常数薄膜，以形成连通衬底的沟槽；