[发明专利]一种浅槽源电极结构超结器件的制作工艺

说明书

技术领域

本发明属于半导体器件与工艺制造领域，具体涉及一种浅槽源电极结构超结器件的制作工艺。

背景技术

功率VDMOS器件要得到较高的击穿电压，就必须较厚的外延层漂移区与较低的掺杂浓度，因而导通电阻会随着击穿电压的增大而急剧增大，对于常规结构功率器件的导通电阻受此“硅限”的约束而无法进一步降低。飞利浦公司的工程师David J. Coe于1988年的申请美国专利（High voltage semiconductor device[P]. US Patent 4,754,310. 1988．），首次在横向高压MOSFET中提出采用交替的PN结结构代替传统功率器件中低掺杂漂移层作为耐压层的方法。1993年，电子科技大学的陈星弼教授提出了在纵向功率器件（尤其是纵向MOSFET）中用多个PN结结构作为漂移层的思想，（Xingbi Chen，Semiconductor power devices with alternating conductivity type high-voltage breakdown regions[P]. US Patent 5,216,275. 1993．），并把这种结构称之为“复合缓冲层”（Composite Buffer Layer）。1995年，西门子公司的J. Tihanyi申请的美国专利（Tihanyi J. Power MOSFET [P]. US Patent 5,438,215.1995．），提出了类似的思路和应用。1997年日本的学者Tatsuhiko等人在对上述概念的总结下，提出了“超结”（Superjunction）理论。结合超结理论，1998年Infineon公司首次将超结器件商业化推出了Superjunction VDMOS即“CoolMOS^TM”，其P柱是采用多次外延和多次离子注入的方式实现的，CoolMOS显著地降低了导通电阻。

雪崩能量是衡量功率器件可靠性的一个重要参数，Superjunction VDMOS的寄生NPN晶体管的开启是导致该器件雪崩损坏的最主要原因，Superjunction VDMOS在应用电路关断时，电路中的电感电流泄放时将流经寄生NPN晶体管的基区，如果基区电阻足够大使得基极压降超过寄生晶体管的开启电压，由于寄生晶体管处于放大工作区且电流为正温度系数，导致局部电流集中效应的发生，进而造成器件局部温度超过结温而烧毁失效。

发明内容

本发明所解决的技术问题是提供一种可以有效地改善Superjunction VDMOS器件的雪崩能量即提高器件的可靠性、工艺成本低的浅槽源电极结构超结器件的制作工艺。

为解决上述的技术问题，本发明采取的技术方案：

一种浅槽源电极结构超结器件的制作工艺，其特殊之处在于：通过以下步骤实现：

（1）、在N+衬底上生长N外延层，然后深槽刻蚀并深槽外延填充形成P柱；

（2）、利用P型体区光刻版掩膜使用较低能量的硼离子注入并高温推结形成P型体区；

（3）、在形成P型体区之后采用高能硼离子使用接触孔光刻版掩膜注入在P型体区内形成P+区埋层结构；

（4）、通过干氧工艺制作致密的栅氧化层、多晶硅淀积并利用多晶硅光刻版掩膜刻蚀得到多晶硅栅结构；

（5）、高浓度的砷离子采用多晶硅栅结构自对准注入，形成N+源区；

（6）、在多晶硅栅结构表面淀积BPSG介质层，在950℃氮气氛围下回流30分钟，并使用接触孔光刻版掩膜对BPSG介质层刻蚀及硅外延层的过刻蚀形成浅槽；

（7）、整个器件的上表面淀积一层铝，并利用金属光刻版掩膜刻蚀铝形成源电极和栅电极，钝化，背面金属化形成漏电极。

上述的制作工艺的步骤（1）中P柱也可以通过多次外延多次离子注入之后进行长时间高温推结形成。

上述的制作工艺的步骤（1）中P柱通过深槽刻蚀并进行P型外延填充方式进行制备。

上述的制作工艺的步骤（2）中P型体区采用硼离子注入能量为20~80KeV，剂量为1×10¹⁵cm^-2~9×10¹⁵cm^-2。

上述的制作工艺的步骤（3）中P⁺区埋层结构采用硼离子注入能量为60~200KeV，剂量为2×10¹⁵cm^-2~2×10¹⁶cm^-2。