[发明专利]无毛刺时钟切换电路

说明书

技术领域

本发明涉及一种无毛刺时钟切换电路。

背景技术

输出时钟在两个异步的输入时钟间切换是SOC（片上系统）设计中所经常需要实现的功能。而这样的切换需要特殊处理，不然在切换时，会在输出时钟上产生毛刺，从而影响后续逻辑电路的正常工作。参见图1，现有的无毛刺时钟切换电路采用两个输入时钟域和两路时钟同步电路，每个时钟同步电路采用其中一个输入时钟域，且每路时钟同步电路采用两个串联连接的D触发器，在时钟选择信号SELECT的控制下分别对所述两个时钟域进行同步，从而保证了切换时输出时钟无毛刺产生。但这种无毛刺时钟切换电路有一个缺陷，那就是，当输出时钟对应的那路输入时钟在运行过程中被关断之后，就无法再切换了。这是由于该电路结构要求切换信号（即时钟选择信号SELECT）必须在两个时钟域都进行同步，但同步需要输入时钟，而此时一路时钟同步电路的输入时钟被关断了，所以切换信号无法同步，无毛刺时钟切换电路也就无法再切换了。

结合图1所示，具体来讲，为方便说明，不失一般性地做如下假设：

1、假设时钟选择信号SELECT为0时,输出时钟OUTCLK选择第一输入时钟信号CLK0；当时钟选择信号SELECT为1时,输出时钟OUTCLK选择第二输入时钟信号CLK1。

2、假设第二输入时钟CLK1是可能在运行中被关断的那个输入时钟。

则以下情况，现有的无毛刺时钟切换电路无法正常工作：

第一步，时钟选择信号SELECT设为1，即输出时钟OUTCLK选择第二输入时钟CLK1作为输出时钟信号。

第二步，经过一段时间后第二输入时钟CLK1被关断。

第三步，时钟选择信号SELECT变为0，即使想要把输出时钟OUTCLK切换成第一输入时钟CLK0，这时现有的无毛刺时钟切换电路无法切换成功。

这是由于第二输入时钟CLK1工作一段时间后，该路时钟同步电路中第二D触发器的QB端（反相输出端）的信号QB2变为0；而第二输入时钟CLK1停了之后，由于没有时钟，该路时钟同步电路中的两个D触发器的输出端Q无法从数据输入D采集数据信号，所以即使时钟选择信号SELECT变为0，第二D触发器的QB端的信号QB2也无法变成1。结果就是第一输入时钟CLK0所在的时钟同步电路中第二与门的输出信号AD2一直为0，从而使该路时钟同步电路中第四D触发器输出端Q的输出信号Q4就一直为0，于是输出时钟OUTCLK就一直为0。

发明内容

本发明要解决的技术问题是提供一种无毛刺时钟切换电路，可以使得输出时钟在两个异步的输入时钟间切换，并且没有毛刺。

为解决上述技术问题，本发明的无毛刺时钟切换电路，包括：

一第一时钟同步电路，其包括第一与门，第一D触发器，第二D触发器，第三与门；所述第一与门的一输入端输入时钟选择信号，其输出端与所述第一D触发器的数据输入端D相连接；所述第一D触发器的输出端Q与第二D触发器的数据输入端D相连接；所述第二D触发器的输出端Q与第三与门的一输入端相连接；一第二输入时钟信号分别输入到所述第一D触发器和第二D触发器的时钟输入端，以及所述第三与门的另一输入端；

一第二时钟同步电路，其包括第一反相器，第二与门，第三D触发器，第四D触发器，第四与门；所述时钟选择信号经第一反相器反相后输入到所述第二与门的一输入端，该第二与门的另一输入端与所述第一时钟同步电路中的第二D触发器的QB端相连接；所述第二与门的输出端与所述第三D触发器的数据输入端D相连接；所述第三D触发器的输出端Q与第四D触发器的数据输入端D相连接；第四D触发器的反相输出端QB与所述第一与门的另一输入端相连接；所述第四D触发器的输出端Q与第四与门的一输入端相连接；一第一输入时钟信号分别输入到所述第三D触发器和第四D触发器的时钟输入端，以及所述第四与门的另一输入端；

一或门，其一输入端与第三与门的输出端相连接，另一输入端与第四与门的输出端相连接；其输出为输出时钟OUTCLK；其特征在于，还包括：