[发明专利]一种兼容高速和低速布局的验证设计方法

说明书

技术领域

本发明涉及一种PCB设计以及制作技术领域, 具体地说是一种兼容高速和低速布局的验证设计方法。

背景技术

根据FPGA具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。我们在设计一款新的大型服务器等大型设备时，尤其涉及到需要我们自己独立设计芯片的时候，往往需要使用FPGA接口设计来进行验证。因为自己设计芯片时，流一次片就需要花费几百万美金。并且芯片设计也不是一次两次就能够设计成功的。其中流片也需要花费时间。为了节约资金以及缩短设计周期。我们都会使用FPGA接口设计来做验证。现在的FPGA芯片一般都是兼容高速和低速设计的。一般的情况针我们都是对高速部分与低速部分分别进行设计验证。为了节约成本和缩短设计周期，我们也会把高速设计和低速设计兼容在一个设计里。这样不仅在原理图的连接关系上有变化，在PCB的设计上也需要特殊的布局方式，才能够更好的兼容两种设计。在这个技术背景下，我们研究出一个既能运行低速设计又能运行高速设计，而且运行高速设计时，不会由于存在多余的焊盘，增加了信号的反射，从而产生了对高速信号传输性能的影响的布局的方法。

发明内容

本发明的目的是提供一种兼容高速和低速布局的验证设计方法。

本发明的目的是按以下方式实现的，把电容的两个焊盘分别和两个电阻的一个相同网络焊盘重叠，在运行低速链路的时候，电容不上件，运行高速链路的时候，电阻不上件，电容两个焊盘由于走线短路，使用工具刀把走线割开，然后再焊接上需要的电容，通过这样的方式验证高速链路，这样不存在多余的焊盘，不会产生因存在多余焊盘导致的信号反射，验证原理图设计上的变化步骤如下：

1）在运行低速时，CPU一对差分管脚输出链路分别并联两个电阻，四个电阻的另一端分别连接FPGA的四个低速管脚，电容链路断开，即让电容不起作用；

2）运行高速的时候，CPU的一对差分管脚输出链路连接FPGA的一对高速管脚脚，中间分别串联一个电容，即让电阻不起作用；

3）将步骤1）、2）这两种方式做到一块PCB板上，通过摆放器件和通断走线进行布局的验证，就能更好的实现布局的高低速兼容。

本发明的兼容高速和低速布局的验证设计方法优异效果如下：

现在的FPGA接口设计往往都是兼容高速和低速的，我们一般的情况针对高速部分与低速部分分别进行设计验证，但是有时为了项目开发的时间和节约成本，我们会考虑接口高低速兼容的设计。这样不仅在原理图的设计上有所变化，在PCB的设计上我们更应该思考如何设计才能够更好的实现高低速兼容。本文提出的这种布局的方法能够更好的兼容高速和低速设计。这样既节约了成本和缩短了设计周期，也不会在运行高速链路的情况时，由于存在多余的焊盘，增加了信号的反射，从而产生了对高速信号传输性能的影响。

附图说明

 图1是图1高低速兼容设计链路拓扑结构示意图；

图2是传统的拓扑的结构示意图；

图3是把电容的两个焊盘分别和两个电阻的一个相同网络焊盘重叠的结构示意图；

图4是在运行高低速链路时电容和电阻分别不上件的结构示意图；

图5是断开走线位置的示意图。

具体实施方式

 参照说明书附图对本发明的兼容高速和低速布局的验证设计方法作以下详细地说明。

如下图1高低速兼容设计链路拓扑说明图所示，原理图设计上的变化，在运行低速时，CPU一对差分管脚输出链路分别并联两个电阻，四个电阻的另一端分别连接FPGA的四个低速管脚，电容链路断开，即电容不起作用。

运行高速的时候，CPU的一对差分管脚输出链路连接FPGA的一对高速管脚脚，中间分别串联一个电容，即电阻不起作用。电阻和电容的封装是相同的。

下列图2示，斜填充线的的部分为电容，交叉填充线的的部分为电阻。如图2所示是我们一般常使用的拓扑形势。运行低速的时候，对信号要求的质量不是很高，所以在不上电容的情况下运行良好，但是运行高速的时候，这时我们对信号的质量要求比较高，尤其阻抗和损耗对信号的影响。运行高速链路时，电阻不上件，只焊接电容。这样链路上的两个焊盘将影响链路的阻抗，产生阻抗不连续，从而产生信号反射。

本发明提到的这种布局方法可以有效的控制由于多余焊盘引起的信号反射，同时也节约焊盘和空间。