[发明专利]一种形成源漏区双外延层的方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种形成源漏区双外延层的方法。

背景技术

在制备半导体器件时往往需要在半导体衬底的不同区域外延生长两种不同的半导体材料，例如常常需要在NMOS和PMOS的源漏外延生长两种不同的半导体材料，而目前在NMOS和PMOS的源漏外延生长两种不同的半导体材料时往往需要形成两次外延阻挡层，具体的方法为：提供一半导体衬底，所述衬底上具有NMOS和PMOS的源漏区以及栅极，为了在NMOS上形成一种半导体材料，需要在NMOS和PMOS的源漏上沉积形成外延阻挡层，然后蚀刻去除所述NMOS源漏以及栅极上的外延阻挡层，在NMOS区域外延生长半导体材料I；然后去除PMOS上的外延阻挡层至所述衬底，接着在NMOS和PMOS的源漏以及栅极上沉积第二外延阻挡层，蚀刻所述PMOS上的第二外延阻挡层，保留NMOS上的第二外延阻挡层作为保护层，在所述PMOS上方外延生长半导体材料II，外延生长后再蚀刻去除所述NMOS上的第二外延阻挡层。因此在该制备过程中需要在所述NMOS和PMOS的源漏上沉积两次外延阻挡层，两次形成的外延阻挡层都需要通过刻蚀打开，而且在其阻挡作用完成后需要去除，给整个工艺带来一些不必要的步骤。

目前在半导体衬底的不同区域外延生长两种不同的半导体材料的工艺步骤非常繁琐，增加很多不必要的步骤，效率低，因此需要对目前的方法进行改进。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种形成源漏区双外延层的方法，包括：

提供半导体衬底，所述半导体衬底上至少包含第一栅极和第二栅极；

在所述半导体衬底上形成外延阻挡层；

蚀刻去除所述第一栅极以及两侧源漏区上的外延阻挡层，露出所述半导体衬底，并在所述第一栅极两侧的源漏区外延生长第一半导体材料层，形成第一抬升源漏；

蚀刻去除剩余的所述外延阻挡层，在所述第二栅极两侧的源漏区外延生长第二半导体材料层，形成第二抬升源漏，

其中，所述第一抬升源漏呈尖角形状，以抑制所述第二半导体材料在所述第一抬升源漏上的外延生长。

作为优选，所述第一抬升源漏的截面为三角形。

作为优选，所述第一抬升源漏的晶面为（111）面。

作为优选，所述第一半导体材料层为SiGe材料层。

作为优选，所述第二半导体材料层为Si材料层或SiC材料层。

作为优选，所述外延阻挡层为二氧化硅或者氮化硅层。

作为优选，过蚀刻去除所述第一栅极以及两侧的源漏区上的外延阻挡层，并在所述第一栅极两侧的源漏区形成“∑”形凹陷。

作为优选，过蚀刻去除剩余所述外延阻挡层，并在所述第二栅极以及两侧源漏区形成凹陷。

作为优选，所述第一栅极以及两侧源漏区为PMOS的组成部分，相应地，所述第二栅极以及两侧源漏区为NMOS的组成部分。

本发明提供了一种形成源漏双外延层的方法，首先在半导体衬底上形成外延阻挡层，光刻刻蚀打开PMOS区域，外延第一半导体材料形成尖角，例如SiGe，此时只剩下(111)面，然后去除外延阻挡层，同时对NMOS和PMOS源漏外延第二半导体材料，例如Si或者SiC，此时(111)面外延速率很慢，几乎可以忽略，仅在NMOS源漏生长Si或者SiC，同时形成尖角的源漏增加了接触孔的接触面积，从而减小接触电阻。本发明的方法只需要形成一次外延阻挡层，简化工艺步骤。利用第一半导体材料和第二半导体材料在不同晶面的外延生长速率的差异，可以选择性的在NMOS区域生长。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1a-1d为本发明中制备双外延层过程的剖面示意图；

图2为本发明制备双外延层的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。