[发明专利]一种用于“硅通孔”TSV-Cu结构工艺残余应力的测试方法

说明书

技术领域

本发明涉及一种工艺残余应力测试方法，在本专利中命名为“切应力门槛值法”。它面向下一代三维（3D）互联电子封装技术，针对采用镀铜工艺制作的“硅通孔”TSV（Through-Silicon Via）3D互连封装结构在制作过程中产生的工艺残余应力，发明了一种基于界面切应力的针对TSV-Cu（镀铜工艺制作的硅通孔）工艺残余应力测试方法，属于电子信息技术领域。

背景技术

随着信息产业的快速发展，以及消费者对电子产品更小、更便捷、更高可靠性不断增长的需求，传统的平面（2D）电子封装技术越来越难以满足这种需求，并且研发成本也越来越高。因此三维（3D）封装技术得到越来越多的关注，而在众多的3D封装技术中，硅通孔（Through-Silicon Via）简称TSV被认为是3D封装的核心。

在TSV制作过程中，要经历刻蚀、PECVD（等离子增强化学气相沉积）、PVD物理气相沉积、电镀（铜）、CMP（化学机械抛光）等多个复杂工艺步，且不同工艺步的温度相差悬殊，而TSV结构中不同材料的热膨胀系数有所不同，例如铜的热膨胀系数是硅的6倍，这就导致在最后制作的TSV中存在着不同程度的工艺残余应力。残余应力的存在会严重影响着电子器件的热机械可靠性，包括降低电子产品的电气性能、降低可靠性、缩短服役周期等等，所以急需对TSV结构中工艺残余应力进行有效的测量评估，从而为改进TSV的制造工艺，提高电子产品质量和可靠性提供技术支撑。

在现有的关于TSV-Cu结构残余应力测试中，往往使用纳米压痕仪、拉曼光谱、X射线等方法对TSV进行残余应力的测试，但是采用不同方法测试的残余应力结果相差较大，并且不同的测试方法会对试样进行切割剖分等会使试样中残余应力得到释放的处理方法，这就使得测试结果精度有待提高。针对TSV-Cu（镀铜工艺制作的硅通孔）的工艺残余应力的测试方法需要进一步发展。

发明内容

本发明专利的目的在于提供一种针对TSV-Cu在制作过程中产生的工艺残余应力进行测试的独特方法，在此命名为“切应力门槛值法”通过力学实验以及实验结果处理得到TSV-Cu中的工艺残余应力，实验原理简单，可靠度高。

本发明专利为一种工艺残余应力测试方法，实验装置主要括压头1，实验试样2，试样载台3，铂金电加热片4四部分组成。其中试样载台3上开有一个通孔，且直径要比试样2中硅通孔的直径要大。试样载台3在最下方，实验试样2放置在试样载台3上并将实验试样2中的铜柱同试样载台3中的孔洞对中，铂金电加热片4共四片位于实验试样2中上表面硅通孔的四周。压头1位于实验试样2的上方，从上往下对实验试样中的铜柱进行挤压。

其包括如下步骤：

S1：实验时，用压头1向下对实验试样2中硅通孔中的铜柱进行挤压，同时记录压头向下作用时的位移和压力F，得到压力F突然下降时的门槛值(F突然下降且降幅最大时的压力值），并将此值代入压力和界面切应力转换公式（1）中，便得到镀铜工艺制作的硅通孔结构TSV-Cu中铜和硅界面处发生滑移时的切应力门槛值τ₀。

τ0≈F2πrt---(1)]]>

式（1）中，F为压头压力，r为TSV(硅通孔)中孔的半径，t为实验试样的厚度。在加载过程中，采用缓慢小力值的加载方式，加载速度为0.1mm/min。同时采用铂金电加热片4给试样进行加热，加载精度为1K，促使铜和硅的界面处发生扩散滑移。

S2：TSV-Cu结构工艺残余应力计算方法。根据公式（2）：