[发明专利]半导体集成电路和保护电路

说明书

技术领域

本公开涉及一种防止引起半导体集成电路的静电击穿的保护电路，和包括该保护电路的半导体集成电路。

背景技术

至此，为了防止引起内部电路的静电击穿，提供一种带静电释放（ESD）保护电路的半导体集成电路。并且，通常情况下，使用电阻-电容（RC）触发类型电源箝位金属氧化物半导体（MOS）电路作为该ESD保护电路。例如，在日本专利特开号2004-14929中描述了该RC触发类型电源箝位MOS电路。

这种类型的ESD保护电路通常包括具有电阻元件和电容元件的RC串联电路，和互补MOS（CMOS）反相器。在这种情况下，在电源配线与接地配线之间提供RC串联电路。另外，连接CMOS反相器的输入端到RC串联电路电阻元件和电容元件之间的连接点。此外，ESD保护电路包含由当前载流子导电类型是N型的N-通道MOS场效应晶体管（MOSFET）组成的箝位MOS晶体管。连接该箝位MOS晶体管的栅极端到CMOS反相器的输出端，并且分别连接箝位MOS晶体管的漏极端和源极端到电源配线和接地配线。

在具有上述配置的ESD保护电路中，当产生ESD激增（高压脉冲）以进入ESD保护电路时，引发的穿透电流流过RC串联电路的电阻元件和电容元件，并且因此CMOS反相器的输入端产生的电压电平变化是从高电平变到低电平。结果是，从CMOS反相器将被设置为高电平的信号（电压）施加到箝位MOS晶体管的栅极端，使得箝位MOS晶体管被置为ON状态。因此，引发ESD激增电流流过箝位MOS晶体管的漏极区域和源极区域之间的通道，从而使得保护半导体集成电路的内部电路成为可能。注意在具有上述配置的ESD保护电路中，在ESD产生阶段的时间段内，取决于RC串联电路的时间常量（RC）确定箝位MOS晶体管变成ON状态（ESD激增电流的电流流动的时间）。

此外，到现在为止，建议ESD保护电路以如此的方式被配置，使得ESD保护电路从CMOS反相器不仅向箝位MOS晶体管的栅极端，还向阱区（主体）提供输出信号。例如，在日本专利特开第2006-121007中描述了这种ESD保护电路。

发明内容

如上所述，至今为止，在半导体集成电路中已提出了具有各种配置的ESD保护电路。然而在该技术领域中，希望能使ESD激增电流更有效流动的ESD保护电路的开发。

本公开为了解决上述问题作出，并且因此希望提供能够使ESD激增电流更有效流动的ESD保护电路，和包括该保护电路的半导体集成电路。

根据本公开的一个实施例，提供一种半导体集成电路，包括：具有分别连接到电源配线和接地配线的漏极区和源极区，并且引发激增电流流过漏极区和源极区之间的通道路径和两极路径的箝位MOS晶体管；被配置为提供在电源配线和接地配线之间，其输出端连接到箝位MOS晶体管的栅极端，和用于控制箝位MOS晶体管中通道路径的开关的第一触发电路部分；被配置为提供在电源配线和接地配线之间，其输出端连接到箝位MOS晶体管的阱区，和用于控制箝位MOS晶体管中两极路径的开关的第二触发电路部分；以及连接到电源配线和接地配线的每个的内部电路。

根据本公开的另一个实施例，提供一种保护电路，包括：具有分别连接到电源配线和接地配线的漏极区和源极区，并且引发激增电流流过在漏极区和源极区之间的通道路径和两极路径的箝位MOS晶体管；被配置为提供在电源配线和接地配线之间，其输出端连接到箝位MOS晶体管的栅极端，和用于控制箝位MOS晶体管中通道路径的开关的第一触发电路部分；被配置为提供在电源配线和接地配线之间，其输出端连接到箝位MOS晶体管的阱区，和用于控制箝位MOS晶体管中两极路径的开关的第二触发电路部分。

按照上述说明，在根据本公开的半导体集成电路和保护电路中，使用通道路径和两极路径这两个路径作为箝位MOS晶体管中激增电流的路径。同样，在本公开中，通过分别对应于两个电流流动路径的两个触发电路部分：第一触发电路部分；以及第二触发电路部分单独地控制两个电流流动路径的开关操作。根据本公开，利用此配置，可以使激增电流更有效地流过保护电路。

附图说明

图1是一个示意性的电路图，部分以方框表示，展示了包含如本公开的第二实施例中的保护电路的ESD保护电路的根据本公开的第一实施例的半导体集成电路的配置；

图2是一个示意性的横截面视图，展示了用于根据本公开的第一实施例的半导体集成电路中的箝位MOS晶体管的结构；

图3是一个示意性的电路图，部分以方框表示，阐明了根据本公开的第一实施例的半导体集成电路的操作；