[发明专利]一种基于CPLD来实现系统时序控制的方法

说明书

技术领域

本发明涉及计算机通信领域, 具体地说是一种基于CPLD来实现系统时序控制的方法。

背景技术

随着主板功能的越来越负责，在做主板设计的时候，要求在主板上能够板载支持的设备也随之增加，这种单个功能的增加带来的影响就是要实现该功能所支持的电路增加，而在电路中的元器件就成几何数字的增加。这就要求我们在做设计的时候，无比要时间在尽可能小的空间内实现同样的理论设计功能，以满足上述的要求。

同时，板卡加工代工厂对于代工时候的生产过程控制更加严格，对于板卡生产过程中的加工费用，用器件的数量与器件的脚位数做乘级来核算。这也要求我们在实现主板功能的时候，尽量简化设计中使用元器件的数量。

原设计中使用过很多的CMOS逻辑门、TTL逻辑门等很多小电路来实现开机的要求、时序的控制，CPLD的出现会是这些门电路通过硬件整合、程序控制的原理来尽可能的实现硬件功能软件来控的要求，从而节省IC的数量。

在我们的主板设计中，通过CPLD来实现了开机时序控制的电子设计要求，按照时序逻辑控制逻辑原理，在CPLD的硬件搭配中配合不同的输入、输出信号；软件的编写中做好timer的定义要求、delay的时间控制、sequence的顺序控制等功能。传统的系统时序控制，采用CMOS管、NPN管、PNP管以及电阻、电容的搭配使用等元器件，使用中对于上电时序，电平转换等功能时，一般一个功能的实现要使用10多个元器件，对于主板更多的功能需求，元器件的数量非常庞大。

发明内容

本发明的目的是提供一种基于CPLD来实现系统时序控制的方法。

本发明的目的是按以下方式实现的，

具体步骤如下：

1）系统在开机的过程中，通过系统的Power以及enable讯号和时间延迟来判断前级状态是否ok，在CPLD的硬件连接中，各种Power ready的讯号有：CPU的VTT Pwrgood、VSA的Pwrgood、Vcore的Pwrgood；PCH的core电 Pwrgood；

各种Reset的讯号连接有：

RST_IBMC_NIC_N、RST_PERST0_N、RST_LVC3_CPU1_RESET_N、RST_PERST1_N；

2）在CPLD的程序模块中，首先定义了各个模块的程序名以及函数关系，执行顺序首先从Rom_PLD_top的文件中获取对应的程序模块title，在子程序的模块中，根据函数名来调用对应的rom_pld_vr_control的程序内容或者是相应的Timer函数；

3）CPLD的模块中,Power的开机程序主要集中在rom_pld_vr_control中；Timer以及逻辑关系的控制程序主要集中在Rom_PLD_top中，通过编码相应的程序来控制CPLD实现时序控制功能，CPLD时序控制程序如下：

Timer定义

  `define COUNT_1MS                  5'd31     //31  1 mS   --- 7 simulation

    `define COUNT_31MS                 6'd31       //31  31 mS  --- 7 simulation

    `define COUNT_63MS                 6'd63       //63  63 mS  --- 6 simulation

    `define COUNT_200US                3'd7    //7  200 uS  --- 3 simulation

    `define DELAY_100MS                3'd3    //3x63 msec 

    `define DELAY_99MS                 3'd4    //4x31 msec

    `define DELAY_10MS                 5'd10       //10x1 msec

    `define DELAY_20MS                 5'd20       //10x1 msec

    `define DELAY_2MS                  5'd2    //2x1 msec