[发明专利]多相位时钟除频器

说明书

技术领域

本发明涉及一种多相位时钟除频器（multiphase clock divider），尤其涉及一种可通过产生参考时钟并根据系统对时间余裕（timing margin）的需求来设计的多相位时钟除频器，可确保取样用的正反器至少都有二分之一乘以输入时钟周期的建立时间（set up time）。

背景技术

随着制程的进步，集成电路系统的复杂度愈来愈高，而系统对于时钟的稳定性及准确度要求也逐渐提升。多相位时钟除频器可同时产生一或多个具有相同频率但不同相位的时钟，已被广泛应用于各种系统，例如有线与无线网络信号传输、微处理器系统等。

请参考图1A，图1A为公知一多相位时钟除频器100的示意图。多相位时钟除频器100可接收N个输入时钟Sin，并产生N个除k的输出时钟Sout。如图1A所示，若输入时钟Sin的频率为f_o，输出时钟Sout的频率则为f_o/k，其N个输入时钟Sin具有N个不同相位，而N个输出时钟Sout也具有N个不同相位，且分别对应于N个输入时钟Sin的相位。

然而，系统往往只需要少数时钟即可运作，因此公知技术还发展出N个输入时钟对应至1个输出时钟的多相位时钟除频器。请参考图1B，图1B为公知一多相位时钟除频器102的示意图。多相位时钟除频器102可接收N个输入时钟Sin，并产生1个除k的输出时钟Sout。如图1B所示，若输入时钟Sin的频率为f_o，输出时钟Sout的频率则为f_o/k，其N个输入时钟Sin具有N个不同相位，输出时钟Sout则可能具有N*k种不同的相位。若系统需要大于1个输出时钟，则可复制图1B的架构，以产生多个不同相位的输出时钟。

一般而言，除频器可通过除二的除频电路来实现。请参考图2A及图2B，图2A绘示一以D型正反器实现的除二电路20，而图2B则为除二电路20的输入时钟Sin及输出时钟Sout的波形示意图。如图2B所示，当输入时钟Sin由低准位切换至高准位时，输出时钟Sout可能由低准位切换至高准位，或由高准位切换至低准位。因此，输入时钟Sin及输出时钟Sout有两种不同的相位关系。而当除频器的除数增加时，输入时钟Sin及输出时钟Sout可能有两种以上的相位关系。举例来说，将T组除二电路串接起来，可得到一个除2^T的除频电路，此除频电路的输出时钟与输入时钟可能有2^T种不同的相位关系。

公知校准输出时钟相位的方式是采用侦测并重设（detect and reset）的方式，针对除2^T的除频电路来说，T组除二电路具有各自的侦测电路，每一侦测电路利用三组不同相位的输入时钟来判断各组除二电路的输出时钟为何种相位，进而决定是否需要将目前状态重设。举例来说，请参考图3A，图3A为公知侦测并重设的一多相位时钟除频器30的示意图。多相位时钟除频器30可产生N个输出时钟PHO(360°*i/N)，其中i为1～N之间任意正整数。如图3A所示，针对每一输入时钟PHI(360°*i/N)及其所对应的输出时钟PHO(360°*i/N)，多相位时钟除频器30需要使用输入时钟PHI(360°*i/N)、PHI(360°*(i+1)/N)及PHI(360°*(i+2)/N)来进行侦测并重设。进一步地，以一除四的时钟除频器310为例，请参考图3B，时钟除频器310包括有除二电路312、314以及侦测及重设控制电路316、318。如图3B所示，输入时钟PHI(0°)经由除二电路312除频而产生中间时钟PHM(0°)，中间时钟PHM(0°)再经由除二电路314除频而产生输出时钟PHO(0°)。中间时钟PHM(0°)与输入时钟PHI(0°)具有两种相位关系，因此侦测及重设控制电路316必须利用三组不同相位的输入时钟PHI(0°)、PHI(360°*1/N)及PHI(360°*2/N)来判断中间时钟PHM(0°)为何种相位，进而决定是否需要将目前状态重设。另一方面，输出时钟PHO(0°)与中间时钟PHM(0°)也具有两种相位关系，因此侦测及重设控制电路318必须利用三组不同相位的中间时钟PHM(0°)、PHM(360°*1/N)及PHM(360°*2/N)来判断输出时钟PHO(0°)为何种相位，进而决定是否需要将目前状态重设。