[发明专利]一种低功耗异或/同或门电路

说明书

技术领域

本发明涉及一种异或/同或门电路，尤其是涉及一种低功耗异或/同或门电路。

背景技术

CMOS电路的功耗已经成为当前集成电路设计领域所面临的最大挑战之一。近年来随着芯片工艺技术的快速发展，芯片的特征尺寸进入纳米级。电路工作速度的不断提高和规模的持续增大以及漏功耗的指数增长，导致芯片功耗急剧增大，减小芯片功耗已成为急需解决的关键技术问题。芯片的功耗急剧增大会引起诸多问题。芯片的功耗增大所引起的升温会使芯片上的元器件的可靠性下降，从而导致芯片的稳定性降低，同时也会给芯片的封装和散热带来问题。芯片的功耗增大还会带来能源浪费与环保的问题。

随着集成电路设计技术和工艺技术的快速发展，集成电路芯片的规模和复杂度呈指数上升，集成电路设计技术由晶体管级、逻辑单元级设计进入到了专用集成电路（Application Specific Integrated Circuit，简称ASIC）设计的时代。ASIC是面向特定用户需求的集成电路，与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。数字ASIC设计以半定制设计为主。数字ASIC的半定制设计方法可分为基于门阵列、基于标准单元和基于PLD三种方法。其中基于标准单元的ASIC又称为CBIC（Cell based IC），其设计方法是采用预先设计好的标准单元，例如各种门电路、触发器、时钟发生器等，并按照某种既定的规则排列，然后根据电路的功能和要求将所需单元连接成ASIC。

其中，异或门是应用很广泛的门电路之一，对其进行低功耗的设计具有重要的意义。图1为SMIC发布的130nm工艺下的异或门电路示意图。如图2所示，该异或门电路由四个反相器和两个传输门组成，该电路中所有的PMOS管和NMOS管均为130nm标准工艺下最小沟道长度的晶体管，但由于该异或门电路采用了多个反相器，导致电路的晶体管数量增加，从而引起电路功耗的增大。

发明内容

本发明所要解决的技术问题是提供一种低功耗异或/同或门电路，在保证具有正确的逻辑功能的前提下，可有效降低电路的功耗。

本发明解决上述技术问题所采用的技术方案为：一种低功耗异或/同或门电路，包括输入反相器模块、互补传输管逻辑模块和差分串联电压开关逻辑模块，所述的输入反相器模块包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管，所述的互补传输管逻辑模块包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述的差分串联电压开关逻辑模块包括第三PMOS管和第四PMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极及所述的第四PMOS管的源极均与电源正端相连接，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四NMOS管的源极及所述的第六NMOS管的源极均与第一信号输入端相连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极及所述的第六NMOS管的栅极均与第二信号输入端相连接，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三NMOS管的源极及所述的第五NMOS管的源极四者相连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四NMOS管的栅极及所述的第五NMOS管的栅极四者相连接，所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第三PMOS管的漏极及所述的第四PMOS管的栅极均与第一信号输出端相连接，所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第四PMOS管的漏极及所述的第三PMOS管的栅极均与第二信号输出端相连接。

所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第四PMOS管的沟道长度、所述的第一NMOS管的沟道长度、所述的第二NMOS管的沟道长度、所述的第三NMOS管的沟道长度、所述的第四NMOS管的沟道长度、所述的第五NMOS管的沟道长度及所述的第六NMOS管的沟道长度均为标准工艺下最小沟道长度的1.02~1.07倍，适度增长晶体管的沟道长度可有效地降低电路的静态功耗，从而进一步降低了电路的功耗。

所述的电源正端的工作电压值为标准电压值的0.67~0.75倍，将近阈值技术运用到本发明的电路中，使电路在低工作电压下亦能正常运行，实验表明本发明的电路适合采用近阈值技术，从而进一步降低了电路的功耗。