[发明专利]一种铜互连工艺

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种铜互连工艺。

背景技术

随着半导体芯片的集成度不断提高，特征尺寸越来越小，而互连结构的RC延迟已经成为影响集成电路的操作速度和性能的主要因素；其中，互连结构的RC时间常数延迟取决于互连层之间的绝缘层的介电常数（K值）和绝缘层的厚度。

对于45纳米及其以上技术节点的其他工艺而言，目前业界的趋势是采用超低K介质层（ultra-low k，简称ULK）作为互连层之间的绝缘层，以降低互联结构的RC延迟。但是，由于超低K介质层本身具有多空孔、材质较软等特点，使得其在刻蚀或灰化工艺中易受到损伤，相对于采用致密的二氧化硅等材料的半导体工艺集成，采用上述超低K介质层作为绝缘层的工艺中的刻蚀形状不易控制，采用超低K介质层作为绝缘层的铜互连层的可靠性也大大降低，尤其对相比其它铜互连层设计尺寸最小的第一层铜互连，往往由于刻蚀以及灰化过程中等离子体对超低介电常数薄膜造成过大的损伤等问题，使得工艺集成后最终的有效介电常数（effective k）达不到预想的结果，进而降低了产品的良率。

图1-7是本发明背景技术中采用超低介电常数薄膜的第一层铜互连的传统工艺流程图；如图1-7所示，首先，在硅衬底（Si）1上从下至上顺序依次沉积刻蚀阻挡层（etch stop layer，简称ESL）2、超低介电常数薄膜（ultra-low k，简称ULK）3、超低介电常数薄膜保护膜4和金属硬掩膜（metal hard mask，简称MHM）5；其次，旋涂光刻胶覆盖金属硬掩膜5的上表面，曝光、显影后去除多余的光刻胶形成具有第一刻蚀窗口图案的光阻6，并以该光阻6为掩膜，刻蚀金属硬掩膜5至超低介电常数薄膜保护膜4的上表面，去除光阻6后，形成具有第二刻蚀窗口图案的剩余金属硬掩膜51；然后，以剩余金属硬掩膜51为掩膜，依次刻蚀超低介电常数薄膜保护膜4、超低介电常数薄膜3和刻蚀阻挡层2至硅衬底1的上表面，形成如图4所示的沟槽结构后，沉积阻挡层7覆盖剩余金属硬掩膜51的上表面和沟槽结构的底部及其侧壁，填充铜种子层，电镀铜充满沟槽结构形成铜金属层8；最后，研磨去除剩余金属硬掩膜51、剩余超低介电常数薄膜保护膜41及部分剩余超低介电常数薄膜31，形成如图7所示的由硅衬底1、剩余刻蚀阻挡层21、研磨剩余剩余超低介电常数薄膜32、剩余阻挡层71和剩余铜金属层81构成的第一层铜互连结构。

在进行上述工艺过程中，当在剩余超低介电常数薄膜31中形成沟槽结构以后，由于超低介电常数薄膜材料极易受到后续的等离子体（plasma）或灰化（ashing）等工艺的损伤，使得沟槽侧壁的超低介电常数薄膜的K值增大，进而造成剩余超低介电常数薄膜31增加工艺集成后最终的有效介电常数（effective k），使得产品达不到最初的通过采用超低介电常数薄膜来降低RC延迟的目的，进而降低了产品的良率。

发明内容

针对上述存在的问题，本发明揭示了一种铜互连工艺，主要是通过采用碳氢等离子体对在刻蚀或灰化工艺中受损的超低介电常数薄膜进行修复，进而使得制备的铜互连结构的有效介电层常数达到工艺需求的铜互连工艺。  

本发明的目的是通过下述技术方案实现的：

一种铜互连工艺，其中，

在一具有半导体结构的衬底上表面，从下至上顺序依次制备刻蚀阻挡层、超低介电常数薄膜、超低介电常数薄膜保护层和金属硬掩膜，刻蚀去除部分所述金属硬掩膜至所述超低介电常数薄膜保护层的上表面，于剩余金属硬掩膜上形成工艺窗口；

以剩余金属硬掩膜为掩膜依次刻蚀超低介电常数薄膜保护层、超低介电常数薄膜和所述刻蚀阻挡层至所述衬底的上表面，形成沟槽结构；

采用包含有碳氢的等离子体对所述沟槽结构进行等离子工艺，制备铜阻挡层覆盖所述沟槽结构的底部及其侧壁；

填充并电镀金属铜充满所述沟槽结构，平坦化工艺去除剩余金属硬掩膜、剩余超低介电常数薄膜保护膜及部分剩余超低介电常数薄膜，形成第一层铜互连结构。

上述的铜互连工艺，其中，采用化学气相沉积工艺制备所述刻蚀阻挡层、超低介电常数薄膜和超低介电常数薄膜保护层。

上述的铜互连工艺，其中，所述刻蚀阻挡层的材质为SiN、SiC、SiOC、SiOCN或SiCN等；所述超低介电常数薄膜的材质为SiOH等；所述超低介电常数薄膜保护层的材质为有机硅、聚合体、苯二氮、聚四氧乙烯、聚对二甲苯、聚醚、聚酰亚胺、聚酰胺、碳掺杂介质材料、碳掺杂有机硅玻璃、二氧化硅、碳掺杂二氧化硅、氟硅玻璃和/或碳氧化硅。