[发明专利]基于CML逻辑的相位检测器

说明书

技术领域

本发明涉及集成电路技术领域，特别是涉及一种基于CML逻辑的相位检测器。

背景技术

相位检测器广泛应用于锁相电路及时钟恢复模块中，其相位检测精确度直接决定了电路的抖动性能。相比于静态CMOS电路，CML(电流模式逻辑)逻辑具有低信号摆幅的特征。随着数据传输速率的不断提高，当串行数据传输速率达到10Gbps~40Gbps时，CML逻辑电路的高速性能愈发显著，使其逐渐取代CMOS逻辑并被广泛应用于串行高速数据传输。

文献[1]首次提出的MOS电流模式逻辑风格实施千兆赫MOS自适应管道技术。从那以后被广泛使用，以实现超高速缓冲区、锁存器、复用器与解复用器，分频器。比起静态CMOS电路，CML电路可以以较低的信号电压和更高的频率工作在较低的电源电压。但是，CML逻辑风格比起CMOS反相器有更多的静态功率损耗。因此在保证相位检测器的精确度满足要求的前提下降低电路功耗是十分必要的。

以上提到的参考文献如下：

[1]M.Mizuno,M.Yamashina,K.Furuta,H.Igura,H.Abiko,K.Okabe,A.Ono,and H.Yamada,“A GHz MOS adaptive pipeline technique using MOS current-mode logic,”IEEE J.Solid-State Circuits,vol.31,pp.784-791,June 1996.

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是：如何在保证基于CML逻辑的相位检测器的相位误差满足系统抖动要求的前提下，降低基于CML逻辑的相位检测器的功耗。

（二）技术方案

为了解决上述技术问题，本发明提供一种基于CML逻辑的相位检测器，包括相互连接的采样模块和比较模块，所述采样模块包括由CML锁存器组成的多条采样支路，用于对输入的数据信号进行采样，所述比较模块用于比较所述多条采样支路的采样数据，得到相位比较结果。

优选地，所述采样模块包括三条采样支路，第一条和第二条采样支路分别包括三个CML锁存器，第三条采样支路包括两个CML锁存器，三条采样支路末端的CML锁存器由同一个相位为零的时钟控制，所述比较模块包括两个CML异或门，第一条采样支路的采样数据输入到第一CML异或门的第一输入端，第二条采样支路的采样数据分别输入到第一CML异或门的第二输入端以及第二CML异或门的第一输入端，第三条采样支路的采样数据输入到第二CML异或门的第二输入端。

优选地，每个CML锁存器包括：两个尾电流源I1和I2，六个晶体管MN1~MN6以及两个电阻R1和R2，其中，电阻R1的第一端分别与晶体管MN1的漏极、MN3的漏极以及MN4的栅极连接，R2的第一端分别与晶体管MN2的漏极、MN3的栅极以及MN4的漏极连接，且R1、R2的第一端输出一对差分信号，MN1、MN2的栅极输入一对差分信号，MN1、MN2的源极连接MN5的漏极，MN3、MN4的源极连接MN6的漏极，MN5、MN6的栅极分别由差分时钟信号CLKp和CLKn控制，CLKp和CLKn信号相位相反，MN5的源极连接I1的一端，MN6的源极连接I2的一端。

优选地，电阻R1、R2的第二端均接同一外部电源，尾电流源I1、I2的另一端均接地。

优选地，MN1、MN2的宽长比均小于或等于1u/150n，MN3、MN4的宽长比均大于或等于2u/150n。

优选地，电阻R1、R2均为多晶硅电阻。

（三）有益效果

上述技术方案具有如下优点：首先，本发明所采用的锁存器均为CML逻辑，处理差分信号，提高其高频下的抗干扰能力，其次，本发明通过拆分锁存器尾电流源，有效节约了电路在锁存状态时的功耗，从而有效降低了整个相位检测电路的功耗，基于以上两点，本发明实现了在保证相位误差满足系统抖动要求的前提下，降低了的功耗。

附图说明

图1是B.Razavi提出的半速率相位检测器框图；

图2是P.Heydari和R.Mohanavelu在[2]中提出的再生型CML锁存器原理图；

图3是本发明所使用的再生型CML锁存器原理图；

图4、图5是本发明所使用的再生型CML锁存器数据采样输出波形；

图6、图7是不同情况下三条采样支路的采样输出波形和相位比较结果输出。

具体实施方式