[发明专利]半导体装置及其制造方法

说明书

技术领域

在此所公开的实施方式通常涉及半导体装置及其制造方法。

背景技术

在内置有NAND型闪速存储器等存储器芯片的半导体存储装置中，为了实现小型、高容量化，而适用在内插（interposer）基板上配置有芯片层叠体的结构，该芯片层叠体是多层层叠有薄厚化了的存储器芯片而成的。进而，为了高速地发送接收存储器芯片之间的电信号，分别在多个存储器芯片内设置贯通电极，并且用凸起（bump）电极连接贯通电极之间，由此对按多层层叠了的存储器芯片之间进行电连接。

半导体存储装置中，需要在存储器芯片与外部器件之间进行数据通信的接口（IF）电路。IF电路，搭载于例如位于芯片层叠体的最下层的存储器芯片。最下层的存储器芯片与其他存储器芯片相比其尺寸无可避免地增大，所以装置尺寸会大型化。进而，需要2种存储器芯片，所以会产生开发效率降低和/或制造成本增加等问题。正在研究将搭载有IF电路的半导体芯片（IF芯片）配置于芯片层叠体上。在这样的情况下，要求通过改善IF芯片的配置位置、IF芯片与存储器芯片和/或内插基板的连接结构等，实现制造成本的降低和/或与外部器件的数据通信速度的提高。

发明内容

本发明的实施方式提供能够抑制芯片层叠体尺寸增加、并且实现制造成本的降低和/或与外部器件之间的数据传输速度的提高等的层叠型半导体装置及其制造方法。

根据一个实施方式，提供一种半导体装置，其具备：内插基板，其具有具备外部连接端子的第1面和具备内部连接端子的第2面；芯片层叠体，其配置在所述内插基板的所述第2面上，具有按顺序层叠的多个半导体芯片；和接口芯片，其搭载在所述芯片层叠体中的位于层叠顺序的最上层的半导体芯片上。多个半导体芯片，经由在除了位于层叠顺序的最下层的半导体芯片外的半导体芯片内设置的第1贯通电极以及连接第1贯通电极之间的第1凸起电极而电连接。最下层的半导体芯片，与内插基板经由设置有贯通电极的半导体芯片中的至少一个而电连接。接口芯片与最上层的半导体芯片经由第2凸起电极而电连接。接口芯片，经由在最上层的半导体芯片的表面形成的再布线层或者设置于接口芯片内的第2贯通电极，与内插基板的内部连接端子电连接。

根据本发明的实施方式，能够提供能够抑制芯片层叠体尺寸增加、并且实现制造成本的降低和/或与外部器件之间的数据传输速度的提高等的层叠型半导体装置及其制造方法。

附图说明

图1为表示第1实施方式的半导体装置的剖视图。

图2为表示第2实施方式的半导体装置的剖视图。

图3A到图3C为表示图2所示的半导体装置的制造方法的剖视图。

图4为图3B所示的半导体装置的制造工序的俯视图。

图5A到图5F为第3实施方式的半导体装置及其制造方法的剖视图。

图6为表示第4实施方式的半导体装置的剖视图。

图7A到图7C为表示图6所示的半导体装置的第1制造方法的剖视图。

图8A以及图8B为表示图6所示的半导体装置的第2制造方法的剖视图。

图9为表示第5实施方式的半导体装置的剖视图。

图10A以及图10B为表示图9所示的半导体装置的第1制造方法的剖视图。

图11A以及图11B为表示图9所示的半导体装置的第2制造方法的剖视图。

图12为表示第6实施方式的半导体装置的剖视图。

图13为表示第7实施方式的半导体装置的剖视图。

图14A到图14H为表示第8实施方式的半导体装置的制造方法的剖视图。

具体实施方式

底面，关于实施方式的半导体装置及其制造方法，参照图面进行说明。在底面的实施方式中，作为半导体芯片，主要关于使用NAND型闪速存储器等非易失性存储器那样的存储器芯片的半导体存储装置进行说明，但实施方式的半导体装置及其制造方法并不限定于此。

（第1实施方式）

图1示出第1实施方式的半导体装置。图1所示的半导体装置1为作为半导体芯片使用存储器芯片的半导体存储装置。半导体存储装置1具备内插基板2。内插基板2，例如为在绝缘树脂基板的表面和/或内部设有布线网3的基板，具体而言，适用使用玻璃环氧树脂和/或BT树脂（双马来酰亚胺-三嗪树脂）等绝缘树脂的印制布线板（多层印制基板等）。内插基板2具有成为外部连接端子的形成面的第1面2a和成为芯片层叠体的配置面的第2面2b。