[发明专利]一种多片高速ADC芯片的同步方法及装置无效
| 申请号： | 201210359347.6 | 申请日： | 2012-09-24 |
| 公开（公告）号： | CN102891681A | 公开（公告）日： | 2013-01-23 |
| 发明（设计）人： | 房东旭;金宏志;韩连印 | 申请（专利权）人： | 北京华力创通科技股份有限公司 |
| 主分类号： | H03M1/10 | 分类号： | H03M1/10 |
| 代理公司： | 北京凯特来知识产权代理有限公司 11260 | 代理人： | 郑立明;赵镇勇 |
| 地址： | 100094 北京*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 高速 adc 芯片 同步 方法 装置 | ||
1.一种多片高速ADC芯片的同步方法，其特征在于，包括：
将输入的时钟信号经过一分若干路的差分时钟缓冲器，产生若干路同频同相的差分时钟，并且所述差分时钟的路数比ADC芯片的数量多一个；
将一路所述差分时钟作为一片D触发器的数据锁存时钟，将剩余的每一路所述差分时钟分别作为一片ADC芯片的采样时钟，其中作为D触发器的数据锁存时钟的所述差分时钟与所有作为ADC芯片的采样时钟的所述差分时钟均是反相的。
2.根据权利要求1所述的多片高速ADC芯片的同步方法，其特征在于，所述作为D触发器的数据锁存时钟的所述差分时钟与所有作为ADC芯片的采样时钟的所述差分时钟均是反相的包括：
将所述一分若干路的差分时钟缓冲器输出的差分时钟的CLK端接ADC芯片的CLK端，将所述一分若干路的差分时钟缓冲器输出的差分时钟的CLKN端接ADC芯片的CLKN端；
将所述一分若干路的差分时钟缓冲器输出的差分时钟的CLK端接D触发器的CLKN端，将所述一分若干路的差分时钟缓冲器输出的差分时钟的CLKN端接D触发器的LCK端。
3.一种多片高速ADC芯片的同步装置，其特征在于，包括：
差分时钟产生模块，用于将输入的时钟信号经过一分若干路的差分时钟缓冲器，产生若干路同频同相的差分时钟，并且所述差分时钟的路数比ADC芯片的数量多一个；
时钟同步模块，用于将一路所述差分时钟作为一片D触发器的数据锁存时钟，将剩余的每一路所述差分时钟分别作为一片ADC芯片的采样时钟，其中作为D触发器的数据锁存时钟的所述差分时钟与所有作为ADC芯片的采样时钟的所述差分时钟均是反相的。
4.根据权利要求3所述的多片高速ADC芯片的同步装置，其特征在于，在时钟同步模块中包括：
正向连接子模块，用于将所述一分若干路的差分时钟缓冲器输出的差分时钟的CLK端接ADC芯片的CLK端，将所述一分若干路的差分时钟缓冲器输出的差分时钟的CLKN端接ADC芯片的CLKN端；
反相连接子模块，用于将所述一分若干路的差分时钟缓冲器输出的差分时钟的CLK端接D触发器的CLKN端，将所述一分若干路的差分时钟缓冲器输出的差分时钟的CLKN端接D触发器的LCK端。
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