[发明专利]可变的同步时钟分频电路

权利要求书

1.一种可变的同步时钟分频电路，包括：

一时钟计数器，其时钟输入端输入源时钟，其复位端输入异步复位信号，用于对输入的源时钟个数进行计数；其特征在于，还包括：

一分频倍数配置寄存器，用于寄存时钟分频倍数；

一比较器，其一输入端与所述时钟计数器的寄存器的输出端相连接，另一输入端与所述分频倍数配置寄存器的输出端相连接，其输出端输出门控逻辑的使能信号；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者不等时，所述门控逻辑的使能信号无效；当所述时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者相等时，所述门控逻辑的使能信号有效；

一门控逻辑电路，其数据输入端与所述比较器的输出端相连接，其使能端与所述时钟计数器的时钟输入端相连接，输入源时钟；当所述门控逻辑的使能信号无效时，该门控逻辑电路关闭；当所述门控逻辑的使能信号有效时，该门控逻辑电路将源时钟分频后输出，且时钟计数器的值在下一个时钟周期归零。

2.如权利要求1所述的同步时钟分频电路，其特征在于：所述时钟计数器的寄存器的位宽和分频倍数配置寄存器的位宽相等。

3.如权利要求1所述的同步时钟分频电路，其特征在于：所述门控逻辑电路包括一高通锁存器，一或门；所述高通锁存器的数据输入端输入门控逻辑的使能信号，其使能端输入源时钟，其输出端与所述或门的一输入端相连接，该或门的另一输入端与所述高通锁存器的使能端相连接，输入源时钟，所述或门的输出端即为时钟输出端；使源时钟在关闭的时候处于高电平。

4.如权利要求1所述的同步时钟分频电路，其特征在于：所述门控逻辑电路包括一低通锁存器，一与门；所述低通锁存器的数据输入端输入门控逻辑的使能信号，其使能端输入源时钟，其输出端与所述与门的一输入端相连接，该与门的另一输入端与所述低通锁存器的使能端相连接，输入源时钟，所述与门的输出端即为时钟输出端；使源时钟在关闭的时候处于低电平。