[发明专利]基于求和阵列的CMMB中LDPC编码器和编码方法

权利要求书

1.一种适合于CMMB标准中两种不同码率QC-LDPC码的并行编码器，QC-LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i，j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC-LDPC码，均有t=36和b=256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，2种a的最大公约数是u=9，a=ux，两种不同码率对应的参数x分别是2、3，生成矩阵G_QC对应码字v=(s,p)，G_QC的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)，第i段信息向量s_i=(s_i,1,s_i,2,…,s_i,b)，其特征在于，所述编码器包括以下部件：

寄存器R₁～R_t，寄存器R₁～R_a用于缓存信息向量s=(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p=(p₁,p₂,…,p_c)；

求和阵列，对并行输入的u位信息比特s_1,k，s_2,k，…,s_u,k进行组合求和，其中，1≤k≤bx；

选择器M_l～M_c，在求和阵列运算结果的基础上，根据码率η完成向量(s_1,k，s_2,k，…,s_u,k)与子块首行矩阵F_ρ的并行乘法，其中，1≤ρ≤x，ρ=[(k-1)/b]+1，符号[(k-1)/b]表示不大于(k-1)/b的最大整数；

b位二输入异或门A₁～A_c，A_l将向量(s_1,k，s_2,k，…,s_u,k)与子块首行矩阵F_ρ乘积的第l段b比特累加到寄存器R_a+l中，其中，1≤l≤c。

2.如权利要求1所述的并行编码器，其特征在于，所述子块首行矩阵F_ρ是由块首行矩阵F的第u(ρ-1)+1~uρ行构成的u×bc阶矩阵，而块首行矩阵F是由生成矩阵G_QC后c块列中所有循环矩阵的首行构成的。

3.如权利要求1所述的并行编码器，其特征在于，所述求和阵列有u个输入端和511个输出端，求和阵列对并行输入的u位信息比特s_1,k，s_2,k，…,s_u,k进行组合求和，所有子块首行矩阵共有511个不同的非零列向量，它们与向量(s_1,k，s_2,k，…,s_u,k)的内积对应511个求和表达式，这些求和表达式用511个多输入异或门加以实现。

4.如权利要求1所述的并行编码器，其特征在于，所述选择器M_l根据码率η和子块首行矩阵F_ρ的下标ρ从求和阵列的输出端中选择b个，以构成向量(s_1,k，s_2,k，…,s_u,k)与子块首行矩阵F_ρ乘积的第l段b比特，选择方式完全取决于码率为η的子块首行矩阵F_ρ的bc个列向量。

5.一种适合于CMMB标准中两种不同码率QC-LDPC码的并行编码方法，QC-LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i，j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC-LDPC码，均有t=36和b=256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，2种a的最大公约数是u=9，a=ux，两种不同码率对应的参数x分别是2、3，生成矩阵G_QC对应码字v=(s,p)，G_QC的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)，第i段信息向量s_i=(s_i,1,s_i，2，…,s_i,b)，其特征在于，所述编码方法包括以下步骤：

第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t，并为选择器配置恰当的码率η；

第2步，寄存器R₁～R_a串行左移1次，为求和阵列并行输入向量(s_1,k，s_2,k，…,s_u,k)，所有选择器的控制端输入ρ=[(k-1)/b]+1，所有选择器分别从求和阵列的输出端中选择b个，共同构成向量(s_1,k，s_2,k，…,s_u,k)与码率为η的子块首行矩阵F_ρ的乘积，b位二输入异或门A_l将乘积的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l；

第3步，以1为步长递增改变k的取值，重复第2步bx次，完成后，寄存器R₁～R_a存储的是信息向量s=(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p=(p₁,p₂,…,p_c)；

第4步，并行输出码字v=(s,p)。