[发明专利]一种低延时的QC-LDPC并行编码器和编码方法

说明书

技术领域

本发明涉及通信领域，特别涉及一种通信系统中QC-LDPC码并行编码器的低延时实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator,SRAA）加以实现。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j（1≤i≤a,1≤j≤t）构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。并行SRAA法的编码速度快，但需要先把信息向量缓存完毕才能开始编码，导致延时长。如果采用逐位输入信息比特的方式，那么缓存信息向量造成的延时长达ab个时钟周期。并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。假设循环矩阵的阶数b不是素数，可被分解为b=ux（u≤x），其中，u不等于1，x不等于b。QC-LDPC高速编码的现有解决方案是采用并行SRAA法，所需的编码时间仅为b+t个时钟周期。然而，逐位串行缓存信息向量造成的延时长达ab个时钟周期，远远大于编码时间。即使以u位并行方式高速缓存信息向量，也会产生ax个时钟周期的延时。此外，当采用硬件实现高速编码时，如此多的资源需求意味着功耗大、成本高。

发明内容

针对QC-LDPC码高速编码的现有实现方案中存在的延时长和资源需求量大缺点，本发明提供了一种低延时的并行编码方法，无缓存延时，能在总体上提高编码速度的同时，减少资源需求。

如图1所示，QC-LDPC码的低延时并行编码器主要由4种功能模块组成：寄存器、求和阵列、选择扩展器和b位二输入异或门。整个编码过程分4步完成：第1步，清零寄存器R_a+1～R_t；第2步，并行输入u位信息比特e_un，e_un+1，…,e_un+u-1（0≤n<ax），寄存器R₁～R_a串行左移u位，缓冲信息向量s，选择扩展器的块行号控制端输入ρ=[n/x]+1（符号[n/x]表示不大于n/x的最大整数），选择扩展器M₁～M_c根据ρ的数值分别从求和阵列的输出端中选择b个共同构成向量(e_un,e_un+1,…,e_un+u-1)与子块行矩阵U_ρ的乘积，b位二输入异或门A_l（1≤l≤c）将乘积的第l段b比特与寄存器R_a+l串行循环左移u位的结果相加，和存回寄存器R_a+1；第3步，以1为步长递增改变n的取值，重复第2步ax次；第4步，并行输出码字v=(s,p)。

本发明提供的QC-LDPC低延时并行编码器，能在总体上提高编码速度的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1是QC-LDPC码的低延时并行编码器整体结构；

图2是求和阵列的构成示意图；

图3比较了传统的并行SRAA法与本发明的编码速度和资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。