[发明专利]一种低延时的CMMB中LDPC并行编码器和编码方法

权利要求书

1.一种适合于CMMB标准中两种不同码率QC-LDPC码的低延时并行编码器，QC-LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC-LDPC码，均有t=36和b=256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，b=ux，b有多个公约数，取u=8，x=64，生成矩阵G_QC对应码字v=(s,p)，G_QC的前a块列对应的是信息向量s=(e₀,e₁,…,e_ab-1)，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)，其特征在于，所述编码器包括以下部件：

寄存器R₁～R_t，寄存器R₁～R_a用于缓存信息向量s=(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p=(p₁,p₂,…,p_c)；

求和阵列，对并行输入的u位信息比特e_un,e_un+1，…,e_un+7进行组合求和，其中，0≤n<ax；

选择扩展器M₁～M_c，在求和阵列运算结果的基础上，根据码率η完成向量(e_un,e_un+1,…,e_un+7)与子块行矩阵U_ρ的并行乘法，其中，1≤ρ≤a，ρ=[n/x]+1，符号[n/x]表示不大于n/x的最大整数；

b位二输入异或门A₁～A_c，A_l将向量(e_un,e_un+1,…,e_un+7)与子块行矩阵U_ρ乘积的第l段b比特累加到寄存器R_a+1中，其中，1≤l≤c。

2.如权利要求1所述的并行编码器，其特征在于，所述子块行矩阵U_ρ是由生成矩阵G_QC第ρ块行、后c块列中所有循环矩阵的前u行构成的。

3.如权利要求1所述的并行编码器，其特征在于，所述求和阵列有u个输入端和255个输出端，求和阵列对并行输入的u位信息比特e_un,e_un+1，…,e_un+7进行组合求和，所有子块行矩阵共有255个不同的非零列向量，它们与向量(e_un,e_un+1,…,e_un+7)的内积对应255个求和表达式，这些求和表达式用255个多输入异或门加以实现。

4.如权利要求1所述的并行编码器，其特征在于，所述选择扩展器M_l根据码率η和子块行矩阵U_ρ的下标ρ从求和阵列的输出端中选择一部分并扩展成b个，以构成向量(e_un,e_un+1,…,e_un+7)与子块行矩阵U_ρ乘积的第l段b比特，选择方式完全取决于码率为η的子块行矩阵U_ρ的bc个列向量。

5.一种适合于CMMB标准中两种不同码率QC-LDPC码的低延时并行编码方法，QC-LDPC码的生成矩阵G_QC是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t和b皆为正整数，t=a+c，1≤i≤a，1≤j≤t，两种不同码率η分别是1/2、3/4，对于这两种不同码率QC-LDPC码，均有t=36和b=256，两种不同码率对应的参数a分别是18、27，两种不同码率对应的参数c分别是18、9，b=ux，b有多个公约数，取u=8，x=64，生成矩阵G_QC对应码字v=(s,p)，G_QC的前a块列对应的是信息向量s=(e₀,e₁，…,e_ab-1)，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s₁,s₂,…,s_a)，校验向量p被等分为c段，即p=(p₁,p₂,…,p_c)，其特征在于，所述编码方法包括以下步骤：

第1步，清零寄存器R_a+1～R_t，并为选择扩展器配置恰当的码率η；

第2步，并行输入u位信息比特e_un,e_un+1，…,e_un+7，寄存器R₁～R_a串行左移u位，缓冲信息向量s，选择扩展器的块行号控制端输入ρ=[n/x]+1，选择扩展器M_l根据码率η和块行号ρ的数值分别从求和阵列的输出端中选择一部分并扩展成b个，以共同构成向量(e_un,e_un+1,…,e_un+7)与子块行矩阵U_ρ的乘积，b位二输入异或门A_l将乘积的第l段b比特与寄存器R_a+1串行循环左移u位的结果相加，和存回寄存器R_a+l；

第3步，以1为步长递增改变n的取值，重复第2步ax次，完成后，寄存器R₁～R_a存储的是信息向量s=(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p=(p₁,p₂,…,p_c)；

第4步，并行输出码字v=(s,p)。