[发明专利]多层衬底组装的集成电路

说明书

技术领域

本发明涉及微电子产品制造领域，尤其是一种多层衬底组装的集成电路。

背景技术

微电子技术是实现电子系统小型化、多功能、高可靠的重要途径，近年来在各领域得到了广泛应用。衬底组装工艺是微电子产品的一项基础组装工艺，常规衬底组装工艺是采用特定粘接材料将衬底与外壳底座牢固组装在一起，以达到可靠组装连接的目的。其中，衬底是指基板上组装有源、无源元件或其它元件而形成的加工件。

常规衬底组装粘接方法，一般选择将衬底粘接在外壳底座上，因此仅能实现单面衬底在单一平面内的组装，其组装密度相对较低。

而先进的具有较高组装密度的MCM(多芯片组件)，多是实现多层基板的接触式叠层制作，其中MCM-L是采用高密度多层印刷电路板（PCB）构成的MCM，MCM-C是采用高密度多层厚膜布线和高密度多层布线陶瓷基板制成的一种先进的MCM，MCM-D是在Si、陶瓷或金属基板上采用薄膜工艺形成高密度互连布线而构成MCM。其中一块多层LTCC（低温共烧多层陶瓷）基板，其分层生瓷基板之间是通过接触式叠层加压并经一次性高温烧结后成型。该类技术的实现首先需要昂贵的专用系列加工设备，并且所用各类原材料也均为价格较高的专用材料，存在加工工艺复杂、加工成本高的问题。

发明内容

本发明主要解决混合集成电路常规衬底组装密度较低的问题，通过提供一种新型、可靠适用的多层衬底组装技术，以较低的加工成本有效提高混合集成电路的组装密度。

本发明解决其技术问题所采用的技术方案是：

一种多层衬底组装的集成电路，包括外壳1，外壳1的底座上连接底层衬底2，其特征在于：

a、外壳1的底座上设有一组引线柱，每个引线柱分别穿过底层衬底2上对应的套装孔、并向外壳内腔延伸一段长度，套装孔内设有导电胶或绝缘胶将引线柱连接固定；

b、底层衬底2上面设置至少一个上层衬底，所述的一组引线柱分别穿过所有的上层衬底上相应的套装孔，每个上层衬底上的套装孔内设有导电胶或绝缘胶将引线柱连接固定，底层衬底2与相邻的上层衬底之间、以及每两个相邻的上层衬底之间的每个引线柱上分别套装一个隔离柱3。 

在上述技术方案的基础上，可以有以下进一步的技术方案：

所述隔离柱的长度大于每层衬底上元器件的最大高度；隔离柱的两端为锥形体。

本发明中，采用常规成膜、粘片、键合等微组装工艺对每层衬底进行逐层单独加工；然后先将底层衬底套装在引线柱上并粘接固定在外壳底座内，再将隔离柱套装在底层衬底表面的各内引线柱上，再将上层衬底套装在引线柱上并在层间隔离柱的支撑作用下叠加在底层衬底上方，并通过在衬底套装孔中滴注胶体的方法实现衬底与引线柱之间的固定，重复层间隔离柱套装、上层衬底套装的步骤直至完成全部多层衬底的组装加工。

其中，引线柱既是实现多层衬底叠层组装的固定支架，也是实现多层衬底之间电连接的主要通道。多层衬底之间的电连接通过在衬底上设计的金属化通孔与内引线柱之间滴注导电胶固化的方式实现导通连接。

本发明的有益效果是：通过采用创新设计的多层衬底组装技术，可以将常规混合集成电路衬底组装密度提高最少2倍以上，具有衬底组装工艺加工简洁易行、衬底组装密度高、适用广泛的显著效果。相比先进的MCM技术，该发明具有加工成本低的优点。

下面结合附图和实施例对本发明进一步说明。

附图说明：

图1为本发明的外壳结构图；

图2为本发明的单层衬底结构图；

图3为本发明的隔离块结构图；

图4为本发明的多层衬底组装结构图。

具体实施方式

一、本发明提供的一种多层衬底组装的集成电路，包括外壳1，如图1所示，首先根据需要，外壳1的底座上设有一组引线柱1a并向外壳内腔延伸一段长度，引线柱1a的高度(即长度)应大于多层衬底叠加后的总高度，外壳内腔的平面尺寸略大于单层衬底的平面尺寸。外壳引线柱可以直接采用与壳体外引线柱相连的垂直引线柱，也可以在外壳底座上增加单独的内引线柱，内引线柱既是实现多层衬底叠层组装的固定支架，也是实现多层衬底之间电连接的主要通道。

二、如图2所示，根据外壳1的尺寸设计每层衬底2，要求在每层衬底上设计与引线柱位置一一对应的套装孔2a，套装孔的直径微大于引线柱直径，这些套装孔可以根据需要设计为金属化通孔或非金属化通孔。每层衬底也可根据产品需要设计为双面布线衬底或单面布线衬底。