[发明专利]多层芯片电子元件

说明书

相关申请的交叉引用

本申请要求于2012年6月14日在韩国知识产权局申请的韩国专利申请No.10-2012-0063795的优先权，在此通过引用将该申请的全部内容并入本申请中。

技术领域

本发明涉及一种多层芯片电子元件。

技术背景

感应器(一种多层芯片元件)是一种能够通过设置电子电路、电阻器以及电容器以消除噪声的典型的无源元件。

多层芯片型感应器可以通过印刷和堆叠导电图案(conductive pattern)以在磁性体中形成线圈来制造。多层芯片型感应器具有多个形成有导电图案的磁性层堆叠于其中的结构。在多层芯片型感应器内的内部导电图案通过形成在各磁性层中的转接电极(via electrode)顺序连接，以形成芯片内的线圈结构从而达到目标的感应系数和阻抗特性。

近来，随着多层芯片型感应器的小型化，使得多层芯片型感应器因直流偏置(DC bias)而具有感应系数降低的缺点。为了抑制感应系数因直流偏置而降低，小型化的功率电感器形成有非磁性间隔层以抑制磁性饱和。

多层芯片型感应器中的非磁性间隔层的形成被用于降低多层芯片型感应器中的多层体的总体的有效磁导率以延迟磁化。

这里，有效磁导率取决于磁性体相对于非磁性体的体积比率。在非磁性间隔层具有相同的体积的前提下，当非磁性间隔层的厚度增加并且它的层数减少时，磁通量围绕导电图案在磁性层中形成局部回路(local loop)以部分地引起磁通偏移(flux offset)，这对直流偏置特性不利，并且当非磁性间隔层的厚度薄并且它的层数增加时，局部回路能够被尽可能地抑制。

因此，可以从调整非磁性间隔层的厚度来着手开发具有优异的直流偏置特性同时实现小型化并确保充足的容量的多层芯片型感应器。

[现有技术文件]

日本专利公开No.2008-130736

日本专利No.4725120

发明内容

本发明的方面提供一种通过将非磁性层的厚度调薄而具有优异的直流偏置特性同时实现小型化并确保充足的容量的多层芯片元件。

根据本发明的一个方面，提供了一种多层芯片电子元件，包括：多层体，该多层体包括多层磁性层；导电图案，该导电图案在所述多层体内沿层叠方向电连接以形成线圈图案；以及非磁性间隔层，该非磁性间隔层越过位于所述多层磁性层之间的所述多层体的层叠表面形成，并且具有厚度Tg，该厚度Tg的范围为1μm≤Tg≤7μm，其中非磁性间隔层的数量的范围在至少四层至所述线圈图案的匝数之间。

当通过沿所述层叠方向形成所述导电图案而限定的工作区层的厚度被定义为Ta，并且所述非磁性间隔层的总厚度被定义为Tg,tot时，Tg,tot：Ta可以满足0.1≤Tg,tot：Ta≤0.5。

所述非磁性间隔层可以可以由电介质成分形成。

所述磁性层可以包括的第一磁性层和第二磁性层，所述第一磁性层与所述导电图案形成通用层，所述第二磁性层包括与所述导电图案电连接的转接电极。

所述第一磁性层可以包括所述非磁性间隔层。

所述第二磁性层可以包括所述非磁性间隔层。

所述非磁性间隔层可以设置在所述导电图案之间。

所述多层体的长度可以为小于或等于2.1mm，并且所述多层体的宽度可以为小于或等于1.7mm。

所述多层芯片电子元件的长度和宽度可以分别在2.0±0.1mm和1.6±0.1mm的范围内。

根据本发明的另一方面，提供了一种多层芯片电子元件，包括多层体，该多层体包括多层磁性层；导电图案，该导电图案设置在所述多层磁性层之间并且沿层叠方向电连接以形成线圈图案；以及非磁性间隔层，该非磁性间隔层在所述多层体内具有多个层并且每个所述非磁性间隔层具有厚度Tg，该厚度Tg的范围为1μm至7μm之间。

所述非磁性间隔层可以越过所述多层体的层叠表面形成。

所述非磁性间隔层可以越过所述多层体的层叠表面设置并且所述非磁性间隔层的数量为四层或更多。

所述非磁性间隔层的数量的范围可以为位于所述磁性层之间的至少四层至所述线圈图案的匝数之间。

当通过沿所述层叠方向形成所述导电图案而限定的工作区层的厚度被定义为Ta，并且所述非磁性间隔层的总厚度被定义为Tg,tot时，Tg,tot：Ta可以满足0.1≤Tg,tot：Ta≤0.5。

所述非磁性间隔层可以由电介质成分形成，该电介质成分抑制所述磁性层的成分的扩散。