[发明专利]仿真设备和仿真方法

说明书

技术领域

本文中描述的实施例涉及如下处理技术，该处理技术获取有关性能或电力的仿真信息。

背景技术

在安装有多个处理器（例如，中央处理单元（CPU））的多核配置中，针对每个核（CPU）的功能、性能、电力等进行仿真处理，其具有高处理速度或高处理精度。

第6,751,583B1号美国专利中公开了相关技术。

关于作为功能、性能或功耗的仿真目标的目标CPU，将在作为主CPU的操作中的目标CPU的指令代码（目标代码）转换为主CPU的指令代码（主代码）。在该转换中，可以使用解释器方法或即时（JIT，Just-in-Time）编译器方法。

在基于JIT编译器方法的仿真中，目标CPU的指令被主CPU的指令取代，其中，目标CPU的指令出现在正执行的程序中，主CPU的指令执行仿真。所以，JIT编译器方法中的处理可以比解释器方法中的处理更快地执行。

当每个单元针对每个时钟独立地运行时，每当在流水线处理的控制下执行处理时，CPU的内部状态就改变，其中，在流水线处理中，同时执行所输入的指令。因此，可能停用所生成的主指令的重复使用，其中，所生成的主指令的重复使用是JIT编译器方法的优点。

当使用解释器方法来仿真对流水线处理或乱序处理进行控制的CPU的功能、性能或电力时，处理速度可能变慢。

当使用JIT编译器方法来仿真性能或电力时，可以增加这样的仿真代码，该仿真代码对应于在流水线处理控制中涉及的各种内部状态。

在性能仿真中，可将仿真代码增加到主代码，以适应于与目标CPU的延迟执行对应的定时。例如，当要执行加载（LD）指令的周期仿真时，可将条件代码增加到主代码，以检查发生高速缓存未命中或高速缓存命中的哪个，或者检查如果发生高速缓存未命中则是否存在代价周期。

然而，为了保持高操作性，期望尽可能减少增加到功能代码的用于性能仿真的代码的量。

发明内容

根据实施例的一个方面，一种仿真设备，包括：代码转换部分；以及仿真执行部分，其中，代码转换部分执行：将被主处理器控制的目标处理器中的程序的代码划分为块；将外部相关指令的执行结果设定为预测结果，其中，外部相关指令取决于包括在块中的外部环境；根据预测结果执行功能仿真；根据包括在块中的指令执行定时信息和功能仿真结果，计算在预测结果的情况下的外部相关指令的执行时间；以及根据功能仿真结果生成主代码，该主代码使主处理器执行在预测结果的情况下的性能仿真，其中，仿真执行部分执行：如果在主处理器执行主代码时的外部相关功能的执行结果不同于在主处理器执行主代码时的预测结果，则通过使用基于外部相关指令的延迟时间和在外部相关功能前后执行的指令的执行时间的校正值，来校正外部相关指令的执行时间；以及将校正后的外部相关指令的执行时间设定为外部相关指令的执行时间。

根据仿真设备，可以执行高速仿真。

经由权利要求中特别指出的元件和组合，将实现和获得本发明的目标和优点。

应当理解，如所请求保护的，前述的概括说明和下面的详细说明都是例示性和说明性的，而不是限制本发明。

附图说明

图1图示例示性的仿真设备；

图2图示例示性的指令；

图3图示例示性的定时信息；

图4A和图4B图示指令的例示性的执行定时；

图5A图示例示性的主代码；

图5B图示用于周期仿真的例示性代码；

图6图示校正部分的例示性处理；

图7A至图7D图示校正部分的例示性校正；

图8A至图8D图示校正部分的例示性校正；

图9A至图9D图示校正部分的例示性校正；

图10图示代码转换部分的例示性处理；

图11图示例示性的仿真；

图12图示例示性的外部相关指令；

图13A至图13C图示目标程序中的指令与主程序中的主指令的数目之间的例示性关系；

图14图示代码转换部分的例示性处理；

图15图示代码转换部分的例示性处理；

图16图示例示性的仿真设备；以及

图17图示电力仿真信息生成部分的例示性处理。

具体实施方式

图1图示例示性的仿真设备。

仿真设备1可执行目标CPU的指令执行的性能仿真，其中，目标CPU控制流水线处理。

目标CPU可以是要仿真的CPU的控制模型。仿真设备1输出每个指令的周期仿真信息作为目标CPU的指令执行的性能仿真的结果。