[发明专利]一种处理器纠错检错EDAC电路实现优化方法

说明书

技术领域

本发明涉及一种处理器纠错检错EDAC电路实现优化方法，特别是使用二输入异或门实现的纠错检错EDAC电路优化方法。

背景技术

EDAC电路的工作主要包括编码和译码操作。在向存储器的写过程中完成数据的编码操作，从存储器读出数据时，完成数据的译码操作。目前，用于辐射加固的存储器、处理器采用的纠错检错EDAC电路，多通过线性分组码实现EDAC电路。采用线性分组码实现的纠错检错EDAC电路，在编码过程中，生成待编码信息数据的校验位，校验位与数据一同存储在存储器中。译码过程中，将重新对信息数据产生校验位，并与编码时产生的数据校验位进行异或运算得到校正子，利用校正子定位信息数据的错误，并对可纠正的错误进行纠正。由于EDAC电路中的生成校验位模块，在EDAC的编码和译码过程中两次被使用到，因此该模块对纠错检错EDAC电路的延时和面积有着重要的影响。目前，大多数纠错检错EDAC电路保护的处理器或是专用电路，多采用已有的纠错检错EDAC电路IP，而这种IP中使用通用的纠错检错码实现EDAC电路，并不考虑使用的编码算法是不是最优化的，硬件实现的资源是不是最少的，延时是否最短，功耗是否最小，但当纠错检错EDAC电路成为处理器或专用电路的关键路径时，就会影响到整个系统的性能。

发明内容

本发明的目的在于克服现有技术的上述不足，提供一种处理器纠错检错EDAC电路实现优化方法，该方法通过算法调度实现电路优化，节省电路实现资源，优化EDAC电路的时序和面积。

本发明的上述目的主要是通过如下技术方案予以实现的：

一种处理器纠错检错EDAC电路实现优化方法，包括如下步骤：

(1)根据纠错检错EDAC算法，用硬件语言描述实现EDAC电路的编码方程组；

(2)分析所述编码方程组中生成校验位的各数据元素M_i，根据数据元素M_i在方程组中出现次数的多少，对各数据元素进行由高到低排序，形成排序表1；

(3)根据步骤(2)得到的结果，对纠错检错EDAC电路实现进行算法调度，具体方法如下：

(a)采用两两数据异或的方法，在排序表1中按照由高到低的次序，以每两个数据为一组，形成一个新的数据单元M_ij，新的数据单元作为二输入门的输入数据，所有新的数据单元形成数据单元集合1；

(b)分析步骤(1)中的编码方程组，若存在任意两个方程中同时使用到数据单元集合1中两个相同的数据单元时，则将这两个数据单元作为二输入异或门的输入，形成一个新的数据单元M_ijkl,添加到单元集合1中，形成单元集合2；

(c)使用单元集合2中的数据单元实现步骤(1)中的编码方程组，若存在任意两个方程中同时使用到数据单元集合2中两个相同的数据单元时，则将这两个数据单元作为二输入异或门的输入，形成一个新的数据单元M’_ijkl，添加到单元集合2中，形成单元集合3......，依次类推，直至使用形成的单元集合n中的数据单元实现步骤(1)中的编码方程组时，不存在任意两个方程中同时使用到两个相同的数据单元时，进入步骤(4)；

(4)采用步骤(3)得到单元集合n中的数据单元实现EDAC电路的编码方程组，进而由编码方程组实现纠错检错EDAC电路；

其中：n为正整数，n≥1；i、j、k、l取值为正整数或0。

在上述处理器纠错检错EDAC电路实现优化方法中，纠错检错EDAC电路实现方式是异或树，所述异或树中的异或门为二输入异或门。

本发明与现有技术相比的优点在于：

(1)本发明方法针对异或树实现的EDAC电路的方式，提出的硬件实现优化方法，从EDAC算法入手分析异或门资源，进行算法调度，能够有效地减少纠错检错EDAC电路的异或门资源，从而有效地减少了EDAC电路的面积和功耗，校验位越多的EDAC电路，优化的效果越明显；

(2)本发明方法从EDAC算法入手分析异或门资源，对EDAC电路的编码方程组进行分析，实现EDAC电路的算法调度，从而对电路进行了优化，不仅节省电路实现资源，而且该优化方法容易实施，简单易行；

(3)本发明方法通过合理调度能够有效地减小EDAC电路的延时，对于EDAC操作为关键路径的处理器，可以有效地改善处理器的时序。

附图说明

图1为本发明处理器纠错检错EDAC电路硬件实现优化方法的原理框图。

具体实施方式