[发明专利]移位寄存器、栅极驱动器及显示装置

权利要求书

1.一种移位寄存器，其特征在于，包括：上拉模块、下拉模块、以及控制模块，

所述上拉模块分别与第一时钟信号输入端、信号输出端以及控制模块相连，在所述控制模块的控制下，向信号输出端输出所述第一时钟信号输入端输入的信号；

所述下拉模块分别与信号输出端、低电平直流信号输入端以及控制模块相连，在所述控制模块的控制下，向所述信号输出端输出所述低电平直流信号输入端输入的信号；

所述控制模块进一步包括：上拉控制单元、第一下拉控制单元、第二下拉控制单元、反相单元以及复位控制单元；

所述上拉控制单元分别与信号输入端以及上拉模块相连，用于根据所述信号输入端输入的信号，向所述上拉模块发送驱动信号；

所述第一下拉控制单元分别与第二时钟信号输入端、上拉模块、下拉模块以及低电平直流信号输入端相连，用于根据所述第二时钟信号输入端输入的信号，向下拉模块发送驱动信号；

所述第二下拉控制单元分别与上拉模块、下拉模块以及低电平直流信号输入端相连，并通过反相单元与所述第二时钟信号输入端相连，用于根据所述第二时钟信号输入端输入的信号，向下拉模块发送驱动信号；

所述反相单元用于对所述第二时钟信号输入端输入的信号的相位进行反转；

所述复位控制单元分别与复位信号输入端、低电平直流信号输入端以及上拉模块相连，用于根据所述复位信号输入端输入的信号向所述上拉模块发送复位信号。

2.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括：第二薄膜晶体管以及第三薄膜晶体管；所述第二薄膜晶体管 的栅极分别连接至第一下拉控制单元和第二下拉控制单元，漏极与所述信号输出端相连，源极与所述低电平直流信号输入端相连；所述第三薄膜晶体管的栅极分别连接至第一下拉控制单元和第二下拉控制单元，漏极与所述输出端相连，源极与所述低电平直流信号输入端相连。

3.如权利要求1所述的移位寄存器，其特征在于，所述上拉控制单元包括第四薄膜晶体管；所述第四薄膜晶体管的栅极和漏极分别连接至所述信号输入端，源极与所述上拉模块相连。

4.如权利要求1所述的移位寄存器，其特征在于，所述复位控制单元包括第五薄膜晶体管，所述第五薄膜晶体管的栅极与所述复位信号输入端相连，漏极与所述上拉模块相连，源极与所述低电平直流信号输入端相连。

5.如权利要求2所述的移位寄存器，其特征在于，所述第一下拉控制单元包括第六薄膜晶体管以及第十二薄膜晶体管；所述第六薄膜晶体管的栅极和漏极分别与所述第二时钟信号输入端相连，源极与所述下拉模块相连；所述第十二薄膜晶体管的栅极连接至所述上拉模块，漏极与所述下拉模块相连，源极与所述低电平直流信号输入端相连。

6.如权利要求2所述的移位寄存器，其特征在于，所述第二下拉控制单元包括第七薄膜晶体管以及第十三薄膜晶体管；所述第七薄膜晶体管的栅极和漏极与所述反相单元的输出端相连，源极连接至所述下拉模块；所述第十三薄膜晶体管的栅极连接至所述上拉模块，漏极连接至所述下拉模块，源极与所述低电平直流信号输入端相连。

7.如权利要求5所述的移位寄存器，其特征在于，所述第一下拉控制单元还包括第十薄膜晶体管，所述第十薄膜晶体管的栅极与所述信号输入端相连，漏极连接至下拉模块，源极与所述低电平直流信号输入端相连。 

8.如权利要求5所述的移位寄存器，其特征在于，所述第一下拉控制单元还包括第十四薄膜晶体管，所述第十四薄膜晶体管的栅极与所述第二时钟信号输入端或下拉模块相连，漏极与所述下拉模块相连，源极与所述低电平直流信号输入端相连。

9.如权利要求6所述的移位寄存器，其特征在于，所述第二下拉控制单元还包括第十五薄膜晶体管，所述第十五薄膜晶体管的栅极与所述反相单元的输出端或下拉模块相连，漏极与所述下拉模块相连，源极与所述低电平直流信号输入端相连。

10.如权利要求1所述的移位寄存器，其特征在于，所述控制模块还包括第十一薄膜晶体管，所述第十一薄膜晶体管的栅极与所述信号输入端相连，漏极与所述下拉模块相连，源极与所述低电平直流信号输入端相连。