[发明专利]集成电路扫描时脉域分配方法

说明书

技术领域

本发明相关于一扫描时脉域分配方法以及使用该扫描时脉域分配方法的一机器可读介质，尤指一种决定一集成电路的扫描时脉域分配方法与相关的机器可读介质。

背景技术

扫描测试图样(scan test pattern)被广泛的运用于测试集成电路上，扫描测试图样须搭配扫描时脉(scan clock)以在自动测试机台上进行测试，而扫描时脉的数量往往受限于有限的芯片端口或自动测试机台的针脚(pin)数目。因此，不同的功能时脉域(function clock domain)往往需要合并以在扫描测试模式时共享一扫描时脉，即利用该扫描时脉取代原有的一个以上的功能时脉，成为一新的扫描时脉域(scan clock domain)，然而，为避免测试时瞬间功率消耗过大，会使用多个扫描时脉架构并且错开其相位。不过，当两功能时脉域之间为非同步关系或是具有大量假性路径(false path)时，将该两功能时脉域进行合并会在扫描测试模式下增加许多时序冲突(timing violation)，造成时钟树合成(clock tree synthesis)的困难度，进而造成面积以及功率的增加。

因此，传统上不得不在时钟树合成之后来重新进行扫描时脉域的分配，经过若干次的迭代修正以得到较佳的结果，抑或是增加大量芯片面积以及人力时间来解决时序冲突，这样的过程耗费了芯片开发的大量宝贵时间以及资源，因此，提供一机制以更有效率地将多个功能时脉域合并以及分配到有限个扫描时脉域已成为此领域所亟需解决的问题。

发明内容

因此，本发明的目的之一在于提供一种较有效率的集成电路扫描时脉域分配方法以及相关的机器可读介质。

根据本发明的一第一实施例，其揭示一种决定一集成电路的一扫描时脉域分配的方法。该方法包含有：使用该集成电路的一电路设计文件与一时序限制文件来找出该集成电路的多个功能时脉域中两个功能时脉域之间的交错路径的数量，以产生一时脉域报告文件；以及依据该时脉域报告文件，将该多个功能时脉域分组并分配给多个扫描时脉域。

根据本发明的一第二实施例，其提出一种机器可读介质，储存一程式码，当该程式码被一处理器所执行时会执行以下步骤：使用该积体电路的一电路设计文件与一时序限制文件来来找出该集成电路的多个功能时脉域中两个功能时脉域之间的交错路径的数量，以产生一时脉域报告文件；以及依据该时脉域报告文件，将该多个功能时脉域分组并分配给多个扫描时脉域。

发明所揭示的实施例利用集成电路的功能时脉域之间的交错路径来进行扫描时脉域的分配，亦即提供可将多个功能时脉域合并以及分配到有限个扫描时脉域的机制，如此一来，达到了简化后段测试设计的复杂流程以及降低芯片开发成本的目的。

附图说明

图1是本发明一集成电路扫描时脉域分配方法的一实施例流程图。

图2是本发明简化后的一集成电路扫描时脉域分配方法的一实施例的流程图。

图3是本发明图2中的将一集成电路的多个功能时脉域分组并分配给多个扫描时脉域的步骤所包含的方法的一第一实施例流程图。

图4是本发明图2中的将一集成电路的多个功能时脉域分组并分配给多个扫描时脉域的步骤(亦即步骤204)所包含的方法的一第二实施例流程图。

图5是本发明图2中的将一集成电路的多个功能时脉域分组并分配给多个扫描时脉域的步骤(亦即步骤204)所包含的方法的一第三实施例流程图。

图6是本发明图2中的将一集成电路的多个功能时脉域分组并分配给多个扫描时脉域的步骤(亦即步骤204)所包含的方法的一第四实施例流程图。

图7是利用图1的一集成电路扫描时脉域分配方法来分配一集成电路的一电路设计文件的一实施例示意图。

其中，附图标记说明如下：

100、200、300、400、500、600            流程图；

102～116、202～204、302、402、502、602步骤；

700电路设计文件；

702第一功能时脉域；

704第二功能时脉域；

706第三功能时脉域；

708第四功能时脉域；

710第五功能时脉域；

712第一扫描时脉域；

714第二扫描时脉域；

716第三扫描时脉域。

具体实施方式