[发明专利]全加器电路和芯片

权利要求书

1.一种全加器电路，其特征在于，包括：第一异或电路、第二异或电路和进位电路；

其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；

所述第二异或电路的一组输入端与所述第一异或电路的输出端相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；

所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端与所述全加器电路的进位输入端相连接；

所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列。

2.如权利要求1所述的全加器电路，其特征在于，所述第一异或电路包括：阻变忆阻器方阵和电流敏感模块；

所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；

所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；

所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。

3.如权利要求1或2所述的全加器电路，其特征在于，所述第二异或电路包括：阻变忆阻器方阵和电流敏感模块；

所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；

所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；

所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。

4.如权利要求3所述的全加器电路，其特征在于，所述进位电路包括：阻变忆阻器阵列和比较器；

所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；

所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；

所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。

5.如权利要求4所述的全加器电路，其特征在于，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；

所述进位信号为所述进位电路的输出端所产生的进位信号。

6.一种芯片，其特征在于，包括：顶电极金属条、底电极金属条和全加器电路；

所述全加器电路包括：第一异或电路、第二异或电路和进位电路；

其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；

所述第二异或电路的一组输入端与所述第一异或电路的输出端通过所述底电极金属条相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；

所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端通过所述顶电极金属条和所述底电极金属条与所述全加器电路的进位输入端相连接；

所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列；

通过所述顶电极金属条和所述底电极金属条连接所述阻变忆阻器阵列中的阻变忆阻器。