[发明专利]一种双大马士革结构的制备方法

说明书

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种双大马士革结构的制备方法。

背景技术

随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RC timedelay)。为了克服互联中的寄生效应，越来越多的人在超大规模集成电路后段互联的集成工艺中，采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。然而，当金属导线的材料由铝转换成电阻率更低的铜的时候，由于铜很快扩散进氧化硅和硅，且铜的蚀刻较为困难，因此，现有技术通过转变到双大马士革结构，然后填入铜来实现铜互联，以促使低阻值材料如铜或低介电常数材料在集成电路生产工艺中的应用。

现有比较通用的一种双大马士革工艺（dual damascene），是以晶片制造后段制程(Back-end ofline，BEOL)中金属硬掩膜(Metal Hard mask，MHM)工艺集成方法，特别是当器件尺寸降至28nm以下，当选用光刻胶形成开口图案后，便被蚀刻去除，位于下方的MHM可以作为蚀刻保护层，选用所述MHM的优点是可以降低蚀刻过程中超低K材料的损坏，消除该损害引起的介电常数的漂移，现有技术中通过Cu进行互联时，通常有两种方法，如图1和图2所示，其中如图1所示，首先在介质层中形成通孔10，露出所述金属互联结构11，然后再采用导电材料填充所述通孔，具体地，如图3-8所示，首先，如图3所示，提供半导体衬底101、在所述衬底上依次沉积第一蚀停止层102、第一介电层103、蚀刻停止层104、介电层105、硬掩膜层106、氧化物硬掩膜层107以及金属硬掩膜108；如图4所示，蚀刻所述金属硬掩膜层以及部分所述化物硬掩膜层，形成开口，然后沉积抗反射涂层109和光刻胶层110，并蚀刻形成通孔开口；如图5所示，去除所述反射涂层109和光刻胶层110；如图6所示，以所述金属硬掩膜层为掩膜蚀刻所述介电层，同时形成多个接触孔沟槽和通孔；如图7所示，蚀刻所述蚀刻停止层，以露出在所述层间介质材料层、所述另一介电层中形成镶嵌的金属互连结构122；如图8所示，采用导电材料（Cu）填充所述沟槽和通孔，并平坦化以形成电连接，由于器件尺寸的进一步缩小，在选用导电材料（Cu）填充所述通孔时，很容易在所述沟槽侧壁或者形成空洞（void）或者缝隙，平坦化后得到含有空洞的互联结构。

另外一种方法如图2所示，在所述沟槽中形成倾斜侧壁的沟槽解决所述问题，但是在半导体器件后端制程中需要垂直的沟槽侧壁以或者更好的VBD、TDDB性能，这与选用倾斜侧壁从而获得更好的填充效果相矛盾。

目前并没有很好沟槽填充方法，能够使填充过程中不再出现空洞以及缝隙，同时使半导体器件的VBD、TDDB性能更好。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，本发明提供了一种双大马士革结构的制备方法，包括：

提供半导体衬底；

在所述衬底上依次形成蚀刻停止层，介电层、硬掩膜叠层、金属硬掩膜层；

蚀刻所述金属硬掩膜层形成开口；

在所述金属掩膜层上形成图案化的通孔掩膜层；

干法蚀刻所述硬掩膜叠层、所述介电层，以形成多个沟槽和通孔；

蚀刻所述蚀刻停止层，以打开该蚀刻停止层；

继续蚀刻，在该蚀刻步骤中仅仅蚀刻沟槽开口部分的侧壁，以使所述沟槽形成锥形开口，从而具有更大的顶部关键尺寸；

采用金属材料填充所述多个沟槽和通孔，执行化学机械平坦化步骤。

作为优选，形成所述多个沟槽和通孔、打开所述蚀刻停止层、形成所述锥形开口均通过一步干法蚀刻完成。

作为优选，形成所述锥形开口时，仅扩大所述沟槽顶部开口的关键尺寸，而不增加所述沟槽的深度。

作为优选，所述锥形开口与水平面的夹角为75-85°。

作为优选，在所述金属掩膜层和所述硬掩膜叠层中形成所述锥形开口。

作为优选，所述锥形开口的深度为100埃-600埃。

作为优选，采用等离子体蚀刻方法打开所述蚀刻停止层。

作为优选，所述等离子体蚀刻方法中选用200-700v的直流电。