[发明专利]具有阻挡层的铜接触插塞

说明书

技术领域

本发明总的来说涉及半导体领域，更具体地，涉及具有阻挡层的铜接触插塞。

背景技术

半导体处理持续的进步使得最小部件尺寸和工艺定标进一步减小。随着半导体工艺节点发展为更小的最小部件尺寸，例如28纳米、22纳米以及更小，减小了器件部件(诸如栅极和相应衬底)上接触插塞的可用面积。此外，随着半导体工艺中所使用材料的发展，观察到由于使用这些先进材料而对接触阻抗产生的附加影响。因此，正在研究用于减小相应影响的方法。

接触插塞用于在集成电路结构的诸如第一层金属(被称为M1)的导电层与形成在该层下方的衬底区域或栅极区域之间形成垂直电连接件。通常使用的接触插塞包括钨插塞。

发明内容

根据本发明的一个方面，提供了一种器件，包括：导电层，导电层包括底部以及位于底部上方的侧壁部分，其中侧壁部分连接至底部的端部；含铝层，与导电层的底部重叠，含铝层的顶面与导电层的侧壁部分的顶部边缘基本平齐；氧化铝层，覆盖在含铝层之上；以及含铜区，位于氧化铝层上方并通过氧化铝层与含铝层隔开，含铜区通过导电层的侧壁部分的顶部边缘与含铝层电连接。

优选地，该器件还包括金属氧化物半导体(MOS)器件，其中，MOS器件包括：栅电极，包括含铝层和导电层；以及栅极接触插塞，包括含铜区。

优选地，栅电极形成替换栅极的一部分。

优选地，该器件还包括润湿层，润湿层包括：位于含铝层的底部的下方并与其接触的底部；以及位于含铝层的侧壁和导电层的侧壁部分之间并与它们接触的侧壁部分。

优选地，润湿层包括接触含铝层的基本纯钛层。

优选地，该器件还包括阻挡层，阻挡层包括：位于含铜区的底部的下方并与其接触的底部，其中，底部包括接触导电层的侧壁部分的顶部边缘的第一底面；以及接触含铜区的侧壁的侧壁部分。

优选地，阻挡层的底部还包括接触氧化铝层的顶面的第二底面。

优选地，阻挡层包括基本纯钛层。

根据本发明的另一方面，提供了一种器件，包括：润湿层，包括第一底部和位于第一底部上方并连接至第一底部的端部的第一侧壁部分；含铝层，与第一底部重叠，含铝层的侧壁接触所述润湿层的第一侧壁部分；阻挡层，包括位于含铝层上方并与其接触第二底部和位于第二底部上方并连接至第二底部的端部第二侧壁部分；以及含铜区，与润湿层的第二底部重叠并与阻挡层的第二侧壁部分平齐，其中，润湿层和阻挡层中的至少一个包括基本纯钛层。

优选地，润湿层包括基本纯钛层，并且基本纯钛层接触含铝层的底面和侧壁。

优选地，阻挡层包括基本纯钛层。

优选地，该器件还包括金属氧化物半导体(MOS)器件，其中，MOS器件包括：栅电极，包括含铝层和润湿层；以及栅极接触插塞，包括含铜区和阻挡层。

优选地，MOS器件还包括：源极/漏极区，与栅电极相邻；以及上部源极/漏极接触插塞，电连接至源极/漏极区，其中上部源极/漏极接触插塞包括：附加阻挡层，附加阻挡层的底面与含铝层的顶面基本平齐；和附加含铜区，位于附加阻挡层上方，附加含铜区的顶面与含铜区的顶面基本平齐。

优选地，该器件还包括连接在上部源极/漏极接触插塞和源极/漏极区之间的下部接触插塞，下部接触插塞包括钨。

优选地，含铝层的铝原子百分比高于约90％，其中含铜区的铜原子百分比高于约90％。

根据本发明的又一方面，提供了一种方法，包括：形成导电层，导电层包括底部以及位于底部上方的侧壁部分，其中，侧壁部分连接至底部的端部；在导电层的底部上方形成含铝层，氧化铝层形成在含铝层的顶面；在含铝层上方形成介电层；在介电层中形成开口以暴露导电层的侧壁部分的顶部边缘以及氧化铝层的一部分；利用阻挡层和位于阻挡层上方的含铜材料填充所述开口；以及去除阻挡层和含铜材料的过量部分，开口中剩余的阻挡层的部分和含铜材料的部分形成接触插塞，并且阻挡层包括接触氧化铝层的顶面的第一底面以及接触导电层的顶部边缘的第二底面。

优选地，在形成接触插塞之后，通过开口露出的氧化铝层的一部分保持未去除。

优选地，该方法还包括：从层间介电层(ILD)中去除伪栅极以在ILD中形成开口；在开口中沉积栅极介电层；在栅极介电层上方沉积导电层；在导电层上方沉积含铝层；以及在形成介电层的步骤之前，对栅极介电层、导电层以及含铝层执行平面化。

优选地，形成阻挡层的步骤包括沉积基本纯钛层。