[发明专利]一种多晶硅通孔的制造方法

说明书

技术领域

本发明属于半导体集成电路制造工艺，具体涉及一种多晶硅通孔的制造方法。

背景技术

在半导体集成电路领域的有些器件中，可以用多晶硅通孔穿透硅外延把器件和硅片衬底连接起来，一般衬底电阻率比硅外延低，所以这样可以降低器件的导通电阻。如图1A-图1D所示，现有的多晶硅通孔一般的制造方法是：1.在硅衬底1上依次生长硅外延2和介质层3（见图1A）；2.在硅外延2上刻蚀沟槽4，该沟槽4穿通硅外延2（见图1B）；3.然后在沟槽4内填充高参杂的多晶硅5（见图1C）；4.去除沟槽顶部多晶硅和介质层3（见图1D）。但是这样做有一个问题，即多晶硅和硅外延之间有应力，特别是经过后续器件必须的高温热过程后，硅外延和多晶硅产生较大的应力，从而导致硅外延内部产生晶格缺陷。在沟槽侧壁生长一层氧化膜可以缓冲硅外延和多晶硅之间的应力，但该氧化膜会使导通电阻增大，降低器件的性能。

发明内容

本发明要解决的技术问题是提出一种多晶硅通孔的制造方法，以防止由于多晶硅的应力导致的硅内部的缺陷。

为解决上述技术问题，本发明提供一种多晶硅通孔的制造方法，包括如下步骤：

1）在硅衬底上依次生长硅外延和介质层；

2）在硅衬底或硅外延上刻蚀出沟槽；

3）在沟槽侧壁生长一层具有压应力的SiGe外延层；

4）用多晶硅填充沟槽；

5）依次去除硅外延上的多晶硅、SiGe外延层和介质层。

所述步骤1）中硅外延的厚度为0.1-5微米，硅外延采用化学气相外延的方法，生长温度为500-1300℃，压力为0.1-760Torr。

所述步骤1）中介质层为SiO₂，SiN，SiON中的至少一种，所述介质层生长采用化学气相沉积的方式生长，所述介质层的厚度为0.1-2微米。

所述步骤2）中沟槽的宽度为0.05-5微米，深度为0.1-5微米，且沟槽深度大于硅外延的厚度；刻蚀方法采用各向异性的干法刻蚀，以光刻胶为掩模，在预定区域刻蚀出沟槽，该沟槽穿通硅外延。

所述步骤3）中SiGe外延层采用化学气相外延生长方法，生长温度为400-1000℃，压力0.1-760Torr，SiGe外延层的厚度为10-5000埃,SiGe外延层中Ge的摩尔百分比含量为0.1%-50%，SiGe外延层中的载流子浓度为1E15-1E22atoms/cm³。

所述步骤4）中多晶硅采用化学气相沉积的方法填充，沉积温度为500-700℃，压力为1mtorr-760Torr；多晶硅中的载流子浓度为1E15-1E22atoms/cm³。

所述步骤5）中采用干法刻蚀工艺或化学机械研磨工艺依次去除硅外延上的多晶硅、SiGe外延层和介质层。

和现有技术相比，本发明具有以下有益效果：由于SiGe外延层在硅外延上产生压应力，而多晶硅产生拉应力，所以SiGe外延层可以抵消或抑制多晶硅产生的拉应力，从而可以防止因应力过大在硅衬底和硅外延内产生的缺陷，以获得硅外延层内无晶格缺陷的多晶硅通孔。同时SiGe和硅一样是半导体，可以通过参杂和注入降低其电阻，所以不会影响器件的导通电阻。

附图说明

图1A-图1D是现有的多晶硅通孔的制作方法流程示意图；其中，图1A是现有方法的步骤1完成后的剖面示意图；图1B是现有方法的步骤2完成后的剖面示意图；图1C是现有方法的步骤3完成后的剖面示意图；图1D是现有方法的步骤4完成后的剖面示意图；

图2A-图2E是本发明多晶硅通孔的制作方法流程示意图；其中，图2A是本发明方法的步骤1完成后的剖面示意图；图2B是本发明方法的步骤2完成后的剖面示意图；图2C是现有方法的步骤3完成后的剖面示意图；图2D是现有方法的步骤4完成后的剖面示意图；图2E是现有方法的步骤5完成后的剖面示意图。

图中附图标记说明如下：

1是硅衬底，2是硅外延，3是介质层，4是沟槽，5是多晶硅，6是SiGe外延层。

具体实施方式

下面结合附图和实施例对本发明作进一步详细的说明。

如图2A-图2E所示，本发明一种多晶硅通孔的制造方法，主要包括如下制造流程：