[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种利用间隙壁技术形成栅极的晶体管器件制造方法。

背景技术

半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在亚45nm领域，高K栅绝缘材料和金属栅极被用来维持和提高晶体管的性能。然而，当栅极线条尺寸进入亚45nm领域时，栅极线条形成工艺的可控性开始遇到很大的难题，人们无法很好地控制所获得的栅极线条的形貌，这会影响到晶体管的性能。

因此，需要提供一种新的晶体管制造方法，能够形成足够细小栅极线条的同时，使工艺过程具有可控制性，并且能够简化工艺，从而更好地确保晶体管性能。

发明内容

本发明提供一种晶体管的制造方法，利用间隙壁技术形成类似于后栅工艺(gate last)中的栅极，克服了现有技术中存在的工艺可控性差的缺陷。

根据本发明的一个方面，本发明提供一种半导体器件制造方法，其包括如下步骤：

提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；

形成图案化的第一材料层；

全面性沉积第一间隙壁材料层，并进行回刻蚀，形成位于所述第一材料层侧面上的第一间隙壁；

全面性沉积第二间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁的侧面上的第二间隙壁；

全面性沉积第三间隙壁材料层，并进行回刻蚀，形成位于所述第二间隙壁的侧面上的第三间隙壁；

所述第一间隙壁、第二间隙壁、第三间隙壁形成复合间隙壁

去除所述第一材料层；

形成源漏区域；

全面性沉积第二材料层，并进行CMP工艺，暴露出所述复合间隙壁；

去除所述第二间隙壁，形成栅极空洞；

依次沉积栅极绝缘材料层和栅极材料层，并进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层，使得所述栅极材料层和所述栅极绝缘材料层仅位于所述栅极空洞之内，从而形成栅极和栅极绝缘层。

在本发明的方法中在形成栅极和栅极绝缘层之后，还包括形成源漏区域接触，互连线。

在本发明的方法中，在去除所述第一材料层之后和形成源漏区域之前，还包括：

形成LDD和Halo区域；

全面性沉积第四间隙壁材料层，并进行回刻蚀，形成位于所述第一间隙壁和第三间隙壁的侧面上的第四间隙壁。

在本发明的方法中，所述第一间隙壁与所述第一材料层的材料不同，所述第三间隙壁的材料与所述第一材料层的材料不同，这样，在去除所述第一材料层的步骤中，所述第一间隙壁、第三间隙壁不会受到损伤。

在本发明的方法中，所述第二间隙壁的材料与所述第二材料层、所述第一间隙壁、所述第三间隙壁的材料都不相同，这样，在去除所述第二间隙壁、形成栅极空洞的步骤中，所述第二材料层、所述第一间隙壁、所述第三间隙壁不会受损伤。

在本发明的方法中，去除所述第二间隙壁，形成栅极空洞的步骤中，采用湿法腐蚀工艺去除所述第二间隙壁。

在本发明的方法中，所述第二间隙壁的宽度为1-100nm，优选为10-50nm。

在本发明的方法中，所述栅极绝缘材料层为高K绝缘材料，所述栅极材料层为金属、金属化合物或者多晶硅。

在本发明的方法中，进行CMP工艺，去除部分所述栅极材料层和所述栅极绝缘材料层步骤中的CMP工艺以所述第二材料层的上表面为终点。

本发明的优点在于：在第一材料层的侧面，先后形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极空洞，继而在栅极空洞中形成所需要的栅极和栅极绝缘层，栅极和栅极绝缘层的形成在源漏区域形成之后，其形成顺序类似于传统工艺中的后栅工艺(gate last)。本发明中，利用回刻蚀形成各个间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚45nm的栅极线条的形成，并且使工艺具有良好的可控性。

附图说明

图1-16本发明提供的晶体管器件的制造方法流程示意图；

具体实施方式

以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。