[发明专利]半导体结构及其形成方法、SRAM存储单元、SRAM存储器

说明书

技术领域

本发明涉及半导体制作领域，尤其涉及一种半导体结构及其形成方法、SRAM存储单元、SRAM存储器。

背景技术

静态随机存储器（Static Random Access Memory，SRAM）广泛应用于PC、个人通信、消费电子产品（例如：数码相机）等领域。

结合参考图1和图2，分别示出了现有技术6T结构的SRAM存储器中存储单元的电路图和俯视图。具体地，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管；所述第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。

第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。

在对所述SRAM存储器进行读操作时，会有电流从高电平的第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12；在对所述SRAM存储器进行写操作时，会有电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB。

现有技术中为了实现晶体管栅极、源极或漏极的连接，通常在栅极、源极或漏极的上方设置连接插塞，所述连接插塞用于将栅极、源极或漏极引出，以实现与其他器件的连接。在公开号为US2007/0241411A1的美国专利中公开了一种SRAM存储器，参考图3，示出了现有技术SRAM存储器中晶体管的剖视图。所述晶体管包括：半导体衬底10；形成于所述半导体衬底10上的栅极，所述栅极包括依次位于所述半导体衬底10上的栅介质层116B、栅电极层118B、接触层119B，所述栅极还包括位于所述栅介质层116B、栅电极层118B、接触层119B两侧的侧墙122B，所述晶体管还包括位于所述栅电极层118B上方的连接插塞G，所述连接插塞G形成于层间介质层104中，将所述晶体管的栅电极层118B引出。然而，所述连接插塞G的存在占据了较多的晶体管之间的空间，使SRAM存储器的尺寸较大。

发明内容

本发明解决的问题是提供一种可减小面积的半导体结构及其形成方法、SRAM存储单元、SRAM存储器。

为解决上述问题，本发明提供一种半导体结构，包括：半导体衬底；形成于所述半导体衬底上的至少两个相邻晶体管；所述两个相邻晶体管的栅极、位于所述两个相邻晶体管的栅极之间的掺杂区围成一开口；覆盖于所述开口底部和侧壁上的导电层。

相应地，本发明还提供一种半导体结构，包括：半导体衬底；形成于所述半导体衬底上的第一晶体管和第二晶体管，所述第一晶体管的栅极与所述第二晶体管的掺杂区相邻；所述第一晶体管的栅极包括：栅电极层以及位于所述栅电极层上的绝缘层，所述绝缘层仅覆盖所述栅电极层远离所述掺杂区的一部分；所述绝缘层、所述绝缘层露出的第一晶体管的栅电极层、所述第二晶体管掺杂区以及所述第二晶体管的栅极围成一开口；覆盖于所述开口底部和侧壁上的导电层，用于实现第一晶体管的栅极与第二晶体管掺杂区的电连接。