[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。

背景技术

半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在90nm节点后，应力技术逐渐被采用以提高器件的性能。与之同时，在制造工艺方面，后栅工艺(gate last)中的高K金属栅技术也逐渐被采用以应对随着器件不断减小而带来的挑战。在应力技术中，双应变应力层(DSL，dual stress liner)技术与常规工艺兼容性高、成本较低，因此，被各大半导体厂商所采用。

DSL技术，指的是在不同类型的MOSFET区域，形成分别具有张应力和压应力的应力层，通常，在NMOS区域形成张应力层，在PMOS区域形成压应力层。参见附图1，图为采用了DSL技术的CMOS制造工艺中的一个步骤。其中，在衬底1上，形成有NMOS 2和PMOS3，不同MOS晶体管被STI结构4隔离开。NMOS 2包括NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS 3包括PMOS虚设栅极8及其虚设栅极绝缘层7，虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，虚设栅极通常为多晶硅或非晶硅栅极，虚设栅极绝缘层通常为氧化硅层，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。NMOS 2之上覆盖有张应力层9，PMOS 3之上覆盖有压应力层10，应力层材料通常为氮化硅。这两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。接着，在此后的步骤中，需要打开虚设栅极。目前方法是，在形成应力层之后，沉积TEOS层20，然后再进行CMP，打开虚设栅极，参见附图2，然后去除虚设栅极和虚设栅极绝缘层，然而，采用这一方法所面临的问题就是：虚设栅极绝缘层通常为氧化硅，去除方式是DHF湿法腐蚀，具体而言，在室温下(23摄氏度)，1∶100的DHF腐蚀氧化硅的速率为30±1埃/分钟，但是，与此同时，张应力氮化硅在此条件的DHF中腐蚀速率为498埃/分钟，远大于氧化硅在DHF中的腐蚀速率，由于CMP后会有一部分张应力层9暴露出来而未被TEOS层20覆盖，参见图2中虚线圈所示位置，这样，在去除虚设栅绝缘层的时候，暴露出的张应力层9被腐蚀从而形成孔洞，参见附图3，如果不解决这个问题就会导致在后续的高K金属栅工艺中导致高K材料和金属栅材料填充到孔洞里从而造成器件性能的劣化，同时，由于应力层损失，导致了DSL集成失败。

因此，需要提供一种新的应用于CMOS后栅工艺的双应变应力层的集成方法，能够克服上述缺陷。

发明内容

本发明提供一种晶体管的制造方法，利用额外形成的材料层作为保护层，并采用栅极光刻版进行光刻，避免了现有技术中张应力层损失的缺陷。

根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于在后栅工艺的双应变应力层的集成，其包括如下步骤：

提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；

形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层，所述虚设栅极由栅极线条光刻版图案化；

在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层；

进行CMP工艺，暴露所述虚设栅极的上表面，并使所述虚设栅极、所述张应力层、所述压应力层的上表面处于同一平面内；

全面性沉积保护层；

以栅极线条光刻版对所述保护层进行光刻和刻蚀，去除位于所述虚设栅极上表面的所述保护层，暴露出所述虚设栅极上表面；

依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽；

在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。

根据本发明的一个方面，形成NMOS晶体管和PMOS晶体管具体包括：

形成所述虚设栅极和所述虚设栅极绝缘层；

形成栅极间隙壁；

形成晶体管的源漏区域。

根据本发明的一个方面，在所述NMOS晶体管之上形成张应力层具体包括：

全面沉积张应力氮化硅膜，用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜，去除位于所述PMOS晶体管的所述张应力氮化硅膜，然后去除光刻胶层，形成所述张应力层。