[发明专利]一种基于阵列处理器的多地址数据排列方法及装置

说明书

技术领域

本发明涉及通信技术领域，具体而言，涉及LTE(Long Term Evolution，长期演进)符号级链路中资源块RB数据在阵列处理器中的多地址数据排列方法及装置。 

背景技术

在阵列处理器中处理LTE符号级链路时，各个操作过程kernel对于RB数据的处理往往需要将RB数据按照不同的分组方式输入，如按单输入多输出SIMO/多输入多输出MIMO方式输入、按相同RB数的UE（User Equipment，终端）方式输入以及按调制方式输入等，由此，之于这样的数据输入需求，不可避免地需要在各操作过程kernel间对RB数据进行重新排序，目前采用的方法为：在符号级链路上的各内核kernel间加入多个排序操作单元，而在实际应用当中，这些排序操作单元的引入对符号级链路的时延影响非常大。 

在阵列处理器中，符号级链路的所有操作均由阵列处理器完成，为减少阵列处理器与数据缓存L2D存储单元间的交互频率，现有技术还实现了一种在符号级链路操作过程中，数据流仅在阵列处理器内部循环流动，相应的数据排序操作也由阵列处理器内部完成的数据排序处理方法。这时，RB数据在数据缓存L1D缓存中呈现紧耦合形式，而对于其中RB数据的分离以及排序方法，其数据排序效率仍较低，因此如何在RB数据在L1D缓存中呈现紧耦合的情势下，提供一种优化的RB数据排序方法便成为了目前亟需解决的一个问题。 

发明内容

本发明的发明人通过研究发现，基于上述的情形，根据符号级链路各个处理部分不同的排序需求，在合适的时机对RB数据统一进行排序操作，可以为后续操作提供便利，并减少符号级链路RB数据的排序时延。 

鉴于此，本发明提供了一种基于阵列处理器的多地址数据排列方法及装置，其可采用同一套排序方法，自适应各种不同的排序情况，并且通过对实际排序情况进行归纳提炼，整理出各种情况下的排序策略选择，设计出优化的取数方式、循环移位方式以及掩码策略，从而对在阵列处理器中实现RB数据流排序进行了优化。 

为了达到上述目的，本发明采用以下技术方案实现： 

一种基于阵列处理器的多地址数据排列方法，包括： 

将符号级链路处理划分成五个操作过程kernel，以分别完成快速傅立叶变换FFT、信道估计CHE、最小均方差MMSE、离散傅立叶逆变换IDFT以及解调制LLR； 

在执行完FFT的操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个操作过程kernel的不同输入需求进行紧凑排序。

优选地，所述基于阵列处理器的多地址数据排列方法具体包括如下步骤： 

A、有效UE数据到来时，获取其起始位置信息以及长度信息； 

B、对取到的UE数据进行全体循环移位，并使得移位后的起始位置对应至需要衔接的RB结束位置； 

C、将分别来自不同UE的衔接行的UE数据通过掩码的方式合并，其余行的数据紧接写入，以实现紧凑对接。 

优选地，在执行步骤C之后，所述基于阵列处理器的多地址数据排列方法还包括： 

D、对取到的不同长度的UE数据分别按基2方式划分为包括至少一个RB的基本操作单元，并在每次取到有效UE数据后，重复步骤A至步骤C。 

优选地，在所述步骤D中，对取到的不同长度的UE数据分别按基2方式划分为包括一个或两个RB的基本操作单元。 

优选地，在所述步骤C中，将临时输出数据暂存于输出缓冲器。 

一种基于阵列处理器的多地址数据排列装置，包括： 

划分单元，用于将符号级链路处理划分成五个操作过程kernel，以分别完成快速傅立叶变换FFT、信道估计CHE、最小均方差MMSE、离散傅立叶逆变换IDFT以及解调制LLR； 

处理单元，用于在用以执行完FFT操作过程后，通过内部交换网对以紧凑方式存储在L1D缓存之中的资源块RB数据按照之后各个操作过程kernel的不同输入需求及排序需求进行紧凑排序。 

优选地，其相应的用于实现多地址数据排列的方法包括如下步骤： 

（1）有效UE数据到来时，获取其起始位置信息以及长度信息； 

（2）对取到的UE数据进行全体循环移位，并使得移位后的起始位置对应至需要衔接的RB结束位置； 

（3）将分别来自不同UE的衔接行的UE数据通过掩码的方式合并，其余行的数据紧接写入，以实现紧凑对接。