[发明专利]用于测试堆叠管芯的系统和方法

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地涉及用于测试管芯堆叠件的系统和方法。

背景技术

三维(“3D”)和/或2.5D集成电路(“IC”)在半导体结构中变得非常流行。增加的管芯密度和与制造这些管芯相关的成本规定了对管芯进行测试必须充分利用所有的好管芯。好像每个管芯都作为独立的管芯使用一样，一次测试一个管芯的当前测试方案没有考虑管芯可以堆叠在一起并且作为堆叠件工作的事实。通常，通过可以包括一个或者多个微凸块的数据传输连接件来连接管芯堆叠件中的管芯。这些微凸块或者任何其他连接方法可以具有会导致管芯间的连接件中的缺陷延迟值注入的缺陷。例如，微凸块可以未对准，不均匀或者以不太优化的方式接触。

由于延迟可以导致正发送至下游管芯的数据在要锁存时没有到达数据存储电路，所以缺陷延迟值的注入可以对管芯堆叠件中的下游管芯的正常工作产生负面影响。因此，可以进一步通过管芯堆叠件传送不正确的数据值。

管芯内的故障或者管芯之间的连接件内的故障通常可以分成两类：硬缺陷和软缺陷。硬缺陷(例如，固定故障)通常易于检测并且通常是总是出现并且导致永久性故障的那些类型的故障。另一方面，软缺陷更难检测并且管芯内的电路中或者管芯堆叠件中的管芯之间可以基于缺陷尺寸造成附加延迟。软缺陷的实例包括阻抗通路、管芯内的部件之间的部分错误连接、微凸块的不对称等。这些软缺陷中的每一种以及其他类型的软缺陷都会导致管芯内或者管芯堆叠件中的管芯之间的时序延迟。

无论以独立的方式还是作为管芯堆叠件的一部分工作的每个管芯通常都具有包括时序裕量时间的时序预算，例如，在将锁存的数据位发送至相同管芯内的下一个部件或者管芯堆叠件中的另一个管芯之前，数据位到达数据存储电路时的时间和数据存储电路锁存数据位时的时间之间的时间。在大多数情况下，管芯堆叠件中的每个管芯都在它自己时钟域内工作。用于管芯堆叠件内的管芯的不同时钟域和/或在管芯内的可用备用路径(slack path)的存在提供了更充分这些时序差的机会。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于补偿管芯堆叠件中的缺陷延迟的方法，所述方法包括以下步骤：(a)确定用于所述管芯堆叠件中的第一管芯和第二管芯之间的管芯间路径的第一路径时序裕量值；(b)确定所述管芯间路径的缺陷延迟值；(c)确定用于所述第二管芯中的管芯内路径的第二路径时序裕量值；以及(d)将到达所述第二管芯中的数据存储电路的时钟信号延迟预定量。

在该方法中，所述预定量小于或者等于管芯内时序裕量值。

在该方法中，所述缺陷延迟值大于所述第一路径时序裕量值。

该方法进一步包括以下步骤：(e)确定用于所述第二管芯中的第二管芯内路径的第三路径时序裕量值；(f)将所述第二路径时序裕量值和所述第三路径时序裕量值进行比较；其中，所述预定量小于或者等于所述第二路径时序裕量值和第三路径时序裕量值中的较小者。

在该方法中，所述预定量的延迟是可编程的。

在该方法中，可选择所述预定量的延迟。

在该方法中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。

在该方法中，所述管芯间路径包括微凸块。

根据本发明的另一方面，提供了一种用于测试管芯堆叠件的方法，所述方法包括以下步骤：(a)确定用于所述管芯堆叠中的第一管芯和第二管芯之间的管芯间路径的第一路径时序裕量值；(b)确定所述管芯间路径中的缺陷延迟值；(c)确定用于所述第二管芯中的管芯内路径的第二路径时序裕量值；以及(d)如果所述第二路径时序裕量值大于或者等于所述第一路径时序裕量值，则将修复电路插入所述第二管芯中。

在该方法中，所述预定量小于或者等于所述第二路径时序裕量值。

在该方法中，所述缺陷延迟值大于所述第一路径时序裕量值。

该方法进一步包括以下步骤：(e)启用所述修复电路以将到达所述第二管芯中的数据存储电路的时钟信号延迟预定量。

在该方法中，所述预定量的延迟是可编程的。

在该方法中，可选择所述预定量的延迟。

在该方法中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。

在该方法中，所述管芯间路径包括微凸块。