[发明专利]基于量子神经网络的贴片机元器件贴装调度优化方法

说明书

技术领域

本发明涉及贴片机元器件贴装控制技术，尤其是涉及贴片机元器件贴装调度数学建模、元器件贴装路径规划与供料器位置分配的联合优化方法。

背景技术

表面贴装技术(SMT)是一种直接将表面贴装元器件(无引脚或短引脚的元器件)贴、焊到印制电路板表面规定位置上的电子装联技术，所用的印制电路板无须钻插装孔。随着电子产品组装技术的迅速发展，表面贴装技术已经成为印制电路板(PCB)电路组装技术的核心。先进的SMT技术已经广泛应用于家用电器、计算机及手机通讯类等电子行业中。

贴片机已经广泛应用于印刷电路板的装配生产线中，一条SMT生产线的生产速度是由贴片机来决定的，因此贴片机是整个生产线的核心技术部分，对贴片机的元器件贴装工艺进行优化、缩短贴装时间有着十分重要的现实意义和工程价值。在实际生产过程中，如果贴装时间过长将导致丝印在PCB板上焊膏失效，从而使再流焊接的效果变差，并严重影响产品质量，但加速贴装过程可以有效地提高生产效率。然而，单台贴片机的元器件贴装调度优化主要体现在两个方面：一是在智能供料器位置排列固定情况下的元器件贴装顺序路径优化，二是在元器件贴装顺序确定情况下的智能供料器位置排列分配优化。目前已有的解决方案是对元器件贴装路径、供料器位置排列分别建立元器件贴装优化数学模型及获取最优解，常用遗传算法、蚁群算法等优化算法得到的元器件贴装调度方案，而所得到的贴装调度方案仅是局部最优的，无法获得全局最优的全部元器件贴装调度方案。

量子神经网络是将人工神经网络和量子计算理论相结合产生的，具有指数级的记忆容量、快速学习和高速信息处理等优点。随着贴装元器件数量的增多，元器件贴装调度数学模型就越复杂、优化求解时间迅速增大。采用量子神经网络算法来求解元器件贴装调度优化问题，以获得全局最优的智能供料器位置分配和元器件贴装路径规划解。

发明内容

本发明的目的是提供一种基于量子神经网络的贴片机元器件贴装调度优化方法，解决元器件贴装路径规划和智能供料器位置排列分配的联合优化问题，获取全局最优的元器件贴装调度方案，达到全部元器件的最小贴装路径与最少贴装时间，提高元器件贴装生产效率。

本发明具体过程如下：

步骤一：针对单头拱架式贴片机，应该满足两个条件，一是每种类型的贴装元器件只存放在一个供料器中，二是每个供料器中只存放一种类型的元器件；忽略吸嘴对元器件吸取和贴装的操作时间，则全部元器件的贴装时间主要由吸嘴贴装不同元器件所移动距离决定，最小的全部元器件贴装路径之和对应最少的全部元器件的贴装时间。建立带有约束条件的元器件贴装路径调度数学模型，以求解最小的全部元器件贴装路径之和；

步骤二：对步骤一建立的元器件贴装路径调度数学模型，采用量子神经网络算法获得元器件贴装调度优化解。将全部元器件与不同供料槽之间的距离作为量子神经网络的输入向量，置所有权值为较小的随机数并提供训练集给定输入向量和目标输出向量；采用三层量子神经网络对元器件贴装路径调度数学模型进行全局寻优求解，获得贴装最优调度方案所对应的全部元器件贴装顺序和在供料槽中元器件供料器位置排列；

步骤三：对步骤二得到的一组元器件贴装调度最优解分别提供给贴装吸嘴控制子系统和智能供料器分配子系统，实现贴片机元器件贴装最优控制，保证吸嘴头按最优调度方式进行元器件贴装。

本发明根据贴片机贴装元器件的工作原理，建立了元器件贴装顺序规划和供料器位置分配的联合优化的贴装路径数学模型，通过元器件贴装优化调度实现元器件贴装时间最小化；采用量子神经网络算法来求解元器件贴装路径数学模型，获得全局最优的元器件贴装调度方案，可以有效地缩短元器件贴装时间，提高元器件贴装生产效率。

附图说明

图1是单头拱架式元器件贴装系统结构示意图；

图2是三层量子神经网络结构图。

具体实施方式

参照说明书附图对本发明的基于量子神经网络的贴片机元器件贴装调度优化方法作以下详细地说明。

如附图1，在本发明所述基于量子神经网络的贴片机元器件贴装调度优化方法中，元器件贴装的工作原理为：首先，贴装头移动至元器件智能供料器位置，并吸取元器件；然后贴装头移动到第一个元器件的位置完成元器件1的贴装，再移动至第二个器件的位置完成器件2的贴装，如此反复循环进行贴装，直至PCB上的全部元器件贴装完成。

基于量子神经网络的贴片机元器件贴装调度优化方法，具体过程如下：