[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。

背景技术

随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了使用包括高K栅介质和金属栅导体的栅堆叠。为避免栅堆叠的性能退化，包括这种栅堆叠的半导体器件通常利用替代栅工艺来制造。替代栅工艺涉及在栅侧墙之间限定的孔隙中形成高K栅介质和金属栅导体。然而，由于器件尺寸的缩小，要在如此小的孔隙中形成高K栅介质和金属导体越来越困难。

发明内容

本公开的目的至少部分地在于提供一种半导体器件及其制造方法。

根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上形成第一掩蔽层，并以第一掩蔽层为掩模形成源区和漏区之一；在衬底上形成第二掩蔽层，并以第二掩蔽层为掩模形成源区和漏区中另一个；去除第二掩蔽层的一部分，所述一部分靠近所述源区和漏区中另一个；形成栅介质层，并在第二掩蔽层的剩余部分的侧壁上以侧墙的形式形成栅导体；以及在衬底上形成带应力的层间电介质层。

根据本公开的另一方面，提供了一种制造半导体器件，包括：衬底；在衬底上形成的源区和漏区以及栅堆叠，其中，所述栅堆叠包括：栅介质；和栅导体，所述栅导体以侧墙形式形成于位于栅堆叠一侧的电介质层或者栅侧墙的侧壁上；以及在衬底上形成的带应力层间电介质层。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-9是示出了根据本公开实施例的制造半导体器件流程的示意图；

图10是示出了根据本公开另一实施例的半导体器件的示意图；

图11-17是示出了根据本公开另一实施例的制造半导体器件流程的示意图；

图18-20是示出了根据本公开另一实施例的制造半导体器件流程的示意图；

图21是示出了根据本公开另一实施例的半导体器件的示意图；以及

图22-26是示出了根据本公开另一实施例的制造半导体器件的部分流程的示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

在常规工艺中，在利用“伪”栅堆叠以及该伪栅堆叠两侧的侧墙在衬底中制造出源区和漏区之后，保留两侧的侧墙而在侧墙之间限定出孔隙，通过填充孔隙来形成真正的栅堆叠。与此不同，在本公开中，提出了一种“替代侧墙”工艺。在形成源区和漏区之后，保留位于源区和漏区之一一侧存在的材料层，并在该保留的材料层的侧壁上以侧墙的形式形成栅堆叠(特别是，栅导体)。从而可以在较大的空间(具体地，大致为栅区+源区和漏区中另一个的区域)上来形成栅堆叠，相比于仅在侧墙之间的小孔隙中形成栅堆叠的常规工艺，可以使得工艺更加容易进行。

根据本发明的实施例，可以利用掩蔽层来在衬底上的有源区中形成源区和漏区。具体地，例如可以利用第一掩蔽层来掩蔽有源区，露出有源区的一部分，可以对该部分进行处理以形成源区和漏区之一。另外，可以利用第二掩蔽层来掩蔽有源区，露出有源区的另一部分，可以对该另一部分进行处理以形成源区和漏区中另一个。

第一和第二掩蔽层可以按各种方式来形成，只要它们能够掩蔽有源区并露出有源区的相应部分，从而在源/漏形成工艺中充当掩模。另外，第二掩蔽层可以包括第一掩蔽层的一部分。