[发明专利]用于三电平功率变换器的叠层母排结构以及功率变换器

说明书

技术领域

本发明涉及一种叠层母排，尤其涉及一种两层排布的叠层母排结构以及基于该叠层母排的三电平功率变换器。

背景技术

目前，变频器在工业领域得到了广泛的应用，并且正在朝着高电压、大电流、高功率密度、高可靠性以及低成本的方向发展。在高压变频领域，变频器的功率变换部分由于受到半导体器件性能的制约，而普遍采用二极管钳位三电平拓扑结构来进行功率变换。

图1为示出了典型的二极管钳位三电平拓扑结构中的一相电路的电路图。虽然图1仅示出了典型的二极管钳位三电平拓扑结构中的一相电路，但对于三相二极管钳位三电平拓扑结构而言，其余两相电路具有与图1所示的电路相同的特征。在图1中，S₁、S₂、S₃、S₄为可控型半导体开关器件，分别与S₁、S₂、S₃、S₄相并联的FWD₁、FWD₂、FWD₃、FWD₄为续流二极管，D₁、D₂为中点钳位二极管，C₁为上桥臂母线电容，C₂为下桥臂母线电容，P为正直流母线，N为负直流母线，NP为中点母线，AC为交流输入输出母线。

如图1所示，这种二极管钳位三电平拓扑结构的特点在于使每支半导体器件的工作电压减半，但是和两电平拓扑结构相比，变频器的功率单元所包含的半导体器件数量增多，同时结构也变得更加复杂。增多的半器件数量和链接复杂度使得功率单元的线路寄生电感不能再被忽略。特别是，在目前半导体器件开关速度日益加快并且额定电流日益增大，寄生电感会在半导体器件正常关断或者短路故障关断时感应出较大的电压，这会增加半导体器件瞬间的电气应力，从而降低了可靠性，甚至会导致半导体器件的损坏。因此，变频器功率单元结构的合理布局以减小寄生电感显得格外重要。

图2A-图2C为示出了现有技术的二极管钳位三电平拓扑结构用于减小寄生电感的感应电压对半导体器件影响所采用方法的示例的电路图。

如图2A-2C所示，现有技术中减小二极管钳位三电平拓扑结构中的寄生电感的感应电压对半导体器件影响所采用的方法为在半导体开关器件两侧并联Snubber电路（钳位电路），典型的拓扑有R、RC、RCD等。在可控型半导体器件S₁关断时，寄生电感上的能量会被钳位电路中的储能元件吸收，从而抑制住了此时S₁两侧的电压。虽然使用钳位电路的这种方法可简单有效地减小这种影响，但是在半导体器件S₁下次导通时，钳位电路之前所吸收的能量会通过半导体器件S₁释放，这会给半导体器件带来了额外的开通损耗，使半导体器件的动态性能恶化。另外，由于上述方法额外增加了高压器件，因而会带来变流器的失效率增加，功率密度降低以及成本提高等缺点。

目前，另一种降低这种寄生电感的方式是功率变换部分中的连接和引线以叠层母排的方式来实施。叠层母排具有寄生电感小，同时能有效抑制EMI（电磁干扰）等优点，较好的解决了上述问题，因此在大功率变频领域得到了广泛的应用。

为减小寄生电感，在设计叠层母排时可使流过各层导体的电流呈镜像对称，这种对称度越高，导体内部电流回路的面积就会越小，在磁通密度一定的情况下磁通量就越小，因此寄生电感也越小。虽然叠层母排中由于叠层的原因而使得各层导体之间的电流回路所产生的寄生电感值非常小，其可以被近似忽略，但是现有技术中的叠层母排依然存在其它问题。例如，特别是在二极管钳位三电平电路结构中，由于元件的个数增多，并且元件本身的面积增大，往往需要多层叠层母排才能实现这样复杂的电气连接，同时制作这种多层叠层母排的加工成本会很高。此外，随着母排层数的增加，寄生电感本可以近似忽略的部分也随着叠层母排之间的绝缘层厚度的增加而增大，叠层母排中层与层之间的绝缘处理也较为复杂。