[发明专利]一种浮栅型图像传感器阵列结构及其读出方法

说明书

技术领域

本发明属于图像传感器设计技术领域，尤其涉及一种浮栅型图像传感器阵列结构及其读出方法。

背景技术

快闪存储器有着广泛的应用，比如照相机、MP3等便携式电子设备。快闪存储器是通过其浮栅结构来实现数据的存储，通过编程操作注入电子到浮栅以提高存储单元的阈值电压来实现数据1的存储，通过擦除操作拉出浮栅上的电子以降低存储单元的阈值电压来实现数据0的存储。为了提高快闪存储器的存储容量，一个常用的方法是采用多位存储的方式，即通过控制浮栅上电子的数量和分布来实现2位以上数据的存储。显然，通过无限细分浮栅上电子的数量和分布可以用快闪存储器来实现模拟值的存储。更进一步的，可以将快闪存储器作为图像传感器使用，即图像传感器每个像素单元由一个浮栅结构的像素单元构成，通过将每个像素单元感应到的光信号的强弱转换为注入到像素单元浮栅上电子数量的多少，可以实现对光信号的连续检测和成像。

图1是通用NOR构架快闪存储器的阵列结构图，所有存储单元的源端连接到一起构成源线SL，其中每一行存储单元的栅极连接到一起构成字线WL，每一列存储单元的漏端连接到一起构成位线BL，当存储容量不断增加时，位线BL的长度也随着增加，其寄生电容和寄生电阻也随着增加，导致信号读取速度不断降低。为了降低位线BL的长度，快闪存储器的设计者都会将存储阵列划分成若干个区块。而作为图像传感器，为了避免感光区不均匀，一般不能对整个感光阵列进行分块处理，必须采取其他措施来避免当像素单元增加，进而位线BL太长导致的信号读取速度降低的问题。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。针对上述背景技术中提到的可以将现有快闪存储器作为图像传感器使用，为此，本发明的目的在于提出一种与现有读取电路兼容使用、位线电容低、读取速度高的浮栅型图像传感器阵列结构及其读出方法。

本发明一方面提出一种浮栅型图像传感器阵列结构，包括：n行m列像素单元，其中所有像素单元的源端与源线连通，每一行像素单元与字线连通，每一列像素单元中，第1行至第k行的像素单元与第一类位线连通，其中第一类位线沿第一方向延伸，第k+1行至第n行的像素单元与第二类位线连通，其中第二类位线沿第二方向延伸，其中n、m和k均为正整数，且第一方向与第二方向相反。

本发明另一方面提出一种浮栅型图像传感器阵列结构的读出方法，浮栅型图像传感器阵列结构为权利要求1的类型，读出方法包括：通过第一通用读出电路从第一类位线读取第1行至第k行像素单元的信息，并且同时通过第二通用读出电路从第二类位线读取第k+1行至第n行像素单元的信息。

本发明的技术方案的核心为：图像传感器中所有像素单元的源端连接到一起构成源线SL，其中每一行像素单元的栅极连接到一起构成字线WL，每一列像素单元分成上下两部分，其中下半部分像素单元的每一列的漏端连接一根向下延伸的第一类位线BLd，并采用第一通用读出电路从下面进行信号读取，上半部分像素单元的每一列的漏端连接到一根向上延伸的第二类位线BLu，并采用第二通用读出电路从上面进行信号读取。

本发明提出的浮栅结构的图像传感器阵列结构及其读出方法具有信号读取速度快的优点。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为通用NOR构架快闪存储器的阵列结构图；

图2为本发明实施例的图像传感器阵列结构示意图；和

图3为本发明实施例的图像传感器信号读出电路布局示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。