[发明专利]边沿时间读出电路

权利要求书

1.一种边沿时间读出电路，由模数转换模块、“边沿—脉冲”转换模块、时间序列生成模块、快照模块和读取模块构成，还包括模拟边沿信号端口、参数配置端口、地址输入端口、读出数据输出端口，其特征在于：

模数转换模块，输入端与模拟边沿信号端口连接，输出端与“边沿—脉冲”转换模块连接，由参考电平生成器和电压比较器组成；

“边沿—脉冲”转换模块，输入端与模数转换模块连接，输出端与快照模块连接，由同步边沿触发器、延时电路1、延时电路2和异或电路组成；

时间序列生成模块，输出端与快照模块连接，由配置寄存器、函数序列发生器组成；

快照模块，控制输入端与“边沿—脉冲”转换模块连接，数据输入端与时间序列生成模块连接，读使能输入端与读取模块连接，输出端与读取模块连接，由电平触发器、写入控制器、读取控制器组成；

读取模块，地址输入端与地址输入端口连接，数据输入端与快照模块输出端连接，读使能输出端与快照模块读使能输入端连接，数据输出端与读出数据输出端口连接，由地址解码器、数据总线组成。

2.如权利要求1所述边沿时间读出电路，其特征在于，所述模数转换模块，由所述参考电平生成器和所述电压比较器组成：

参考电平生成器，输出端与电压比较器的输入端2连接，用于提供可编程配置的介于模拟边沿信号的低电位和高电位之间的参考电平；

电压比较器，输入端1与所述模拟边沿信号端口连接，输入端2与参考电平生成器的输出端连接，输出端与所述“边沿—脉冲”转换模块连接，用于对模拟边沿信号电平和参考电平进行比较，将模拟边沿信号转换为数字边沿信号。

3.如权利要求1所述边沿时间读出电路，其特征在于，所述“边沿—脉冲”转换模块，由所述边沿触发器、所述延时电路1、所述延时电路2和所述异或电路组成：

边沿触发器，时钟端与读出时钟连接，输入端与所述模数转换模块连接，输出端与延时电路1连接，输出端与延时电路2连接，用于将模数转换模块提供的数字边沿信号延迟同步到下一个读出时钟上升沿，转换为数字同步边沿信号；

延时电路1，输入端与同步边沿触发器的输出端连接，输出端与异或电路的输入端1连接，用于将数字同步边沿信号延迟延时1，转换为数字延迟边沿信号1；

延时电路2，输入端与同步边沿触发器的输出端连接，输出端与异或电路的输入端2连接，用于将数字同步边沿信号延迟延时2，转换为数字延迟边沿信号2，延时2大于延时1；

异或电路，输入端1与延时电路1的输出端连接，输入端2与延时电路2的输出端连接，输出端与所述快照模块连接，用于将数字延迟边沿信号1和数字延迟边沿信号2经逻辑异或运算转换数字脉冲信号。

4.如权利要求1所述边沿时间读出电路，其特征在于，所述时间序列生成模块，由所述配置寄存器、所述函数序列发生器组成：

配置寄存器，输入端与所述参数配置端口连接，输出端与函数序列发生器连接，用于从参数配置端口获得并存储函数参数和控制信号指令；

函数序列发生器，时钟端与读出时钟连接，输入端与配置寄存器连接，输出端与所述快照模块连接，用于依据配置寄存器提供的函数参数和内置的包括线性函数、多项式函数、分段函数在内的函数形式，按控制信号指令要求，生成随读出时钟变化的函数时间序列。

5.如权利要求1所述边沿时间读出电路，其特征在于，所述快照模块，由所述电平触发器、所述读取控制器组成：

电平触发器，控制端与所述“边沿—脉冲”转换模块连接，输入端与所述时间序列生成模块连接，输出端与读出控制器连接，用于在控制端为高电平时从输入端输入数字电平，在控制端为低电平时锁存；

读取控制器，使能端与所述读取电路连接，输入端与电平触发器连接，输出端与所述读取电路连接，用于当使能端为1时将输入端电平输出，当控制端为0时输出0。

6.如权利要求1所述边沿时间读出电路，其特征在于，所述读取模块，由所述地址解码器、所述数据总线组成：

地址解码器，输入端与所述地址输入端口连接，输出端与所述快照模块的所述读取控制器的使能端连接，用于将上层电路提供的地址由二进制码解码为独热码，仅使一个所述快照模块的所述读取控制器的使能端为1；

数据总线，输入端与所述快照模块的所述读取控制器的输出端连接，输出端与所述读出数据输出端口连接，用于将被地址解码器将使能端置1的所述快照模块的所述读取控制器的输出端电平输出到所述读出数据输出端口。

7.如权利要求6所述边沿时间读出电路，其特征在于，所述数据总线，为逻辑或二叉树。