[发明专利]多层芯片电子元件

说明书

相关申请的交叉引用

本申请要求于2012年6月14日在韩国知识产权局申请的韩国专利申请No.10-2012-0063828的优先权，在此通过引用将该申请的全部内容并入本申请中。

技术领域

本发明涉及一种多层芯片电子元件。

背景技术

在多层芯片电子元件中，除电阻器和电容器之外，感应器是能够通过包括在电子电路内来消除噪声的典型的无源元件。

多层芯片式感应器可以通过印刷导电图案以在磁性物质或电介质物质内形成线圈并通过堆叠这些组合层制造的。多层芯片感应器具有多层形成有导电图案的磁性层堆叠于其中的结构。在多层芯片式感应器内的内部导电图案通过形成在各磁性层中的转接电极（via electrode）顺序连接，以在芯片内形成线圈结构从而达到目标的感应系数和阻抗特性。

近来，随着多层芯片感应器的小型化和薄型化，多层芯片式感应器因直流偏置（DC bias）而具有感应系数降低的缺点。此外，在采用小型化的多层芯片感应器的装置在强电流下驱动，因此，多层芯片感应器同样需要能够应付强电流。

因此，需要开发能够应付强电流同时能允许优良的直流偏置特性的多层芯片感应器。

[现有技术文献]

日本专利公开No.2002-093623

日本专利公开No.2004-342963

日本专利公开No.2002-299123

发明内容

本发明的一方面提供了一种多层芯片电子元件，通过控制导电图案的厚度和形成在导电图案之间的磁性层的厚度，该多层芯片电子元件即使小型化也能够应付强电流需求同时允许优良的直流偏置特性。

根据本发明的一方面，提供了一种多层芯片电子元件，该多层芯片电子元件包括：多层体，该多层体形成为2016尺寸或更小且包括多个第一磁性层，该多个第一磁性层与导电图案形成通用层；以及第二磁性层，该第二磁性层形成在沿层叠方向彼此相邻的所述导电图案之间且包括转接电极，该转接电极与所述导电图案电连接以在所述多层体内沿层叠方向形成线圈图案，其中，在沿所述多层体的宽度和厚度方向剖切的横截面内，当所述第二磁性层的厚度定义为Ts而所述导电图案的厚度定义为Te时，满足0.1≤Ts：Te≤0.3，以及当所述多层体的宽度定义为W而所述线圈图案的内侧宽度定义为Fw时，满足0.6≤Fw：W≤0.8。

根据本发明的另一个方面，提供了一种多层芯片电子元件，该多层芯片电子元件包括：多层体，该多层体包括多个第一磁性层，该多个第一磁性层上形成有导电图案；以及第二磁性层，该第二磁性层插入所述多层体内的所述第一磁性层之间，其中，所述导电图案电连接以沿层叠方向形成线圈图案，且当所述第二磁性层的厚度定义为Ts而所述导电图案的厚度定义为Te时，满足0.1≤Ts：Te≤0.3。

附图说明

通过下面结合附图的详细说明，本发明的上述和其它方面、特征以及其它优点将会更加清楚地得到理解，其中：

图1是根据本发明的实施方式的多层芯片感应器的局部剖视立体图；

图2A至图2C是显示图1中的多层芯片感应器的导电图案和磁性层为多层式的方法的视图；

图3是图1中的多层芯片感应器的多层式的外观的示意性的分解立体图；

图4是显示形成在图1中的磁性层上的导电图案的外观的示意性的平面图；

图5是沿图1的Ⅴ-Ⅴ线剖切的示意性的剖视图；

图6是沿图1的Ⅵ-Ⅵ线剖切的示意性的剖视图；以及

图7是图6中A处的放大图，用来图示线圈图案的内侧宽度Fw和边缘的宽度Mw的尺寸。

具体实施方式

现在，将参照附图详细描述本发明的实施方式。但是，应该理解本发明的精神并不限于此处所给出的实施方式，并且本领域技术人员和理解本发明的人员可以通过在相同的精神内添加、修改和移除部件而容易地实现包含在本发明的精神内的退步发明（retrogressive invention）或其他的实施方式，但是上述退步发明或其他实施方式被视为包含在本发明的精神内。

此外，在本发明的范围内的全部附图中，使用相同的参考标记标示具有相同功能的相同部件。

根据本发明的实施方式的多层芯片电子元件可以被适当地用作为芯片感应器，在该芯片感应器中导电图案形成在磁性层、贴片磁珠（chip bead）、芯片过滤器（chip filter）等的上面。

以下，将参考多层芯片感应器描述本发明的实施方式。