[发明专利]具有倍频器的锁相环及构造锁相环的方法

权利要求书

1.一种锁相环(PLL)电路，包括：

倍频器，包括第一时钟输入端和第一时钟输出端；以及

分数-N型PLL，包括第二时钟输入端和第二时钟输出端，

其中

所述倍频器的所述第一时钟输出端电连接至所述分数-N型PLL的所述第二时钟输入端；并且

所述倍频器的环路带宽小于所述分数-N型PLL的环路带宽。

2.根据权利要求1所述的锁相环(PLL)电路，其中，所述倍频器进一步包括：包含时钟输入端和时钟输出端的整数-N型PLL，以及所述整数-N型PLL的所述时钟输入端电连接至所述第一时钟输入端，并且所述整数-N型PLL的所述时钟输出端电连接至所述第一时钟输出端。

3.根据权利要求1所述的锁相环(PLL)电路，其中，所述倍频器和所述分数-N型PLL中至少一个包括可配置选项，所述可配置选项被布置成调节所述倍频器和所述分数-N型PLL中至少一个的环路带宽。

4.根据权利要求3所述的锁相环(PLL)电路，其中，所述倍频器和所述分数-N型PLL中至少一个中的每一个进一步包括电荷泵、压控振荡器(VCO)以及环路滤波器；并且所述可配置选项被布置成调节所述电荷泵、所述VCO和所述环路滤波器中至少一个的电特性。

5.根据权利要求3所述的锁相环(PLL)电路，其中，所述可配置选项包括可配置引脚；并且用于所述可配置引脚的逻辑值为预定的。

6.根据权利要求1所述的锁相环(PLL)电路，其中，所述分数-N型PLL进一步包括鉴相和鉴频器(PFD)和电荷泵(CP)，并且所述倍频器的输出时钟频率小于所述分数-N型PLL的所述PFD和所述CP的工作频率。

7.一种锁相环(PLL)电路，包括：

第一分数-N型PLL，包括第一时钟输入端和第一时钟输出端；

第二分数-N型PLL，包括第二时钟输入端和第二时钟输出端；以及

倍频器，包括第三时钟输入端和第三时钟输出端；

其中

所述倍频器的所述第三时钟输出端电连接至所述第一分数-N型PLL的所述第一时钟输入端以形成第一PLL；

所述倍频器的所述第三时钟输出端电连接至所述第二分数-N型PLL的所述第二时钟输入端以形成第二PLL；

所述第一PLL的第四时钟输出端电连接至所述第一分数-N型PLL的所述第一时钟输出端；

所述第二PLL的第五时钟输出端电连接至所述第二分数-N型PLL的所述第二时钟输出端；并且

所述倍频器的环路带宽小于所述第一PLL和所述第二PLL中每个分数-N型PLL的环路带宽。

8.根据权利要求7所述的锁相环(PLL)电路，其中，所述倍频器进一步包括具有时钟输入端和时钟输出端的整数-N型PLL，并且所述整数-N型PLL的所述时钟输入端电连接至所述第三时钟输入端，并且所述整数-N型PLL的所述时钟输出端电连接至所述第三时钟输出端。

9.根据权利要求7所述的锁相环(PLL)电路，其中，所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL中至少一个包括可配置选项，所述可配置选项被配置成确定所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL中至少一个的环路带宽。

10.一种配置锁相环(PLL)的方法，包括：

计算所述PLL的第一级电路的反馈路径分频比；

计算所述PLL的第二级电路的反馈路径分频比；

确定所述PLL的所述第一级电路和第二级电路的电荷泵电流、压控振荡器(VCO)增益以及环路滤波器电容中至少一个，使得所述PLL的带宽比小于1；以及

调节所述PLL的所述第一级电路和所述第二级电路的所述电荷泵电流、所述压控振荡器(VCO)增益以及环路滤波器电容中至少一个的可配置选项，使得所述PLL的所述带宽比继续小于1。