[发明专利]对多个时钟源的时钟频率进行监测的方法

说明书

技术领域

本发明涉及芯片的功能验证领域，特别是涉及一种对多个时钟源的时钟频率进行监测的方法。

背景技术

时钟在系统中有非常重要的地位。时钟信号用于给处理器提供执行标准，比如时钟信号每一次高电平或低电平的时候，CPU进行一次运算。当出现时钟信号丢失或频率不稳定情况，可能造成处理器错误或误操作。时钟信号还可以作为同步信号，对其他模块的行为进行驱动。时钟系统的工作稳定与否,它所产生的同步信号的好坏在很大程度上决定了其他模块的运行稳定程度。以计时器模块为例，该模块就是以时钟信号的上升沿或下降沿来作为触发条件进行计时，如果时钟频率不正确，占空比不对或者不稳定，就导致计时不正确，提前或者推迟产生中断。如果时钟信号没有产生，该模块甚至无法工作。随着芯片的应用环境越来越多样化，芯片的设计越来越复杂，时钟系统的设计也越来越复杂。保证多个时钟系统的时钟信号频率正确性和稳定性对于保证整个芯片的功能及性能尤其重要。

传统的时钟频率监测方法多数只能检测某个固定频率的时钟信号，对于多个时钟源的系统无法实现实时频率监测。

发明内容

本发明要解决的技术问题是提供一种对多个时钟源的时钟频率进行监测的方法，不仅能够实时监测多个时钟源的多种分频的时钟频率，并且能够对时钟频率切换过程中的不稳定性进行监测报警。

为解决上述技术问题，本发明的对多个时钟源的时钟频率进行监测的方法，包括如下步骤：

步骤1，将寄存器记为enable，其中enable[i]表示第i个寄存器；将时钟信号记为clk，其中clk[i]为第i个时钟信号；用enable记录时钟的检测使能；

当enable[i]的值为1时，对clk[i]进行检测；当enable[i]的值从0跳变到1时，用硬件描述语言的系统函数$realtime记录第一仿真时间t_en1；当enable[i]的值从1跳变到0时，用硬件描述语言的系统函数$realtime记录第二仿真时间t_en2；在enable[i]的值为1期间，以clk[i]的上升沿跳变或下降沿跳变触发计数器进行计数，计数值为clk_cnt[i]；在每次enable[i]的值从1跳变到0时，计算出enable[i]的值为1期间的时钟平均周期T_aver[i]，即

T_aver[i]=(t_en2-t_en1)/clk_cnt[i]；

然后将clk_cnt[i]清0，将时钟平均周期T_aver[i]与clk[i]的理论周期值T[i]进行比较，若偏差超过冗余度，即产生第一报错信号；

步骤2，在enable[i]的值为1期间，在clk[i]的每次上升沿记录下对应的时间，记为t1，在clk[i]的每次下降沿记录下对应的时间，记为t2；在每次clk[i]的上升沿跳变或下降沿跳变时，计算出相邻两次上升沿或下降沿的时间之差，即为该被测时钟周期T_inst[i]，并与clk[i]的理论周期值T[i]进行比较，若偏差超过冗余度，即产生第二报错信号；

在每次clk[i]的下降沿跳变时，记录下此次下降沿跳变与上升沿跳变的时间差，即为时钟的高电平时间T_pulse；将每个周期的高电平时间除以时钟周期，即T_pulse/T_inst，计算出时钟的占空比；将时钟的占空比与其理论值进行比较，若偏差超过冗余度，即产生第三报错信号；

步骤3，设时钟变频后不稳定期的理论时间为T_uns；选取一个合适的采样时间，记为t_sample，从变频使能(enable=0)开始，在每个t_sample时间内，以被测时钟的上升沿或下降沿为触发条件进行计数，当连续两次相邻采样时间内的计数值的误差在一定范围内，即可认为时钟频率已经稳定，enable置为1；从变频使能到时钟频率稳定的这段时间即为等待时间T_delay；若T_delay超过变频后不稳定期的理论时间T_uns的冗余范围或者时钟频率一直不能稳定，即产生第四报错信号；

i为大于等于零的整数。

所述对多个时钟源的时钟频率进行监测的方法，采用的第二种技术方案是：将寄存器记为enable，其中enable[i]表示第i个寄存器；将时钟信号记为clk，其中clk[i]为第i个时钟信号；用enable记录时钟的检测使能；