[发明专利]快速查找无理数的测试数据压缩方法

说明书

技术领域

本发明涉及一种对系统芯片(System-on-a-Chip, SoC)的外建自测试(Built-Out Self-Test, BOST)方法中测试数据压缩方法，具体是一种快速查找无理数的测试数据压缩方法。

背景技术

集成电路技术的发展使得可在一个芯片中集成数以亿计的器件，并且可以集成预先设计和经过验证的IP，如存储器，微处理器，DSP等。这种多元化的集成芯片已经成为能处理各种信息的集成系统，被称为片上系统或系统芯片。SoC大大降低了系统成本，缩短了设计周期，加快了产品上市时间，但是SoC产品的测试面临越来越多的挑战，如：

1、芯片测试点少，可直接控制或观测的测试点有限，通常只能通过芯片有限的输入/输出引脚进行测试，而芯片内部节点很难通过宏观机械装置直接控制或观测。

2、自动测试设备（ATE）价格昂贵，芯片的设计和制造技术发展速度比ATE的设计和制造技术发展快，芯片的时钟频率已超过了目前最先进的ATE的频率，无法进行全速测试。

3、测试数据量大，SoC中集成的IP越多，所需测试数据量就越大。预计到2014年存储测试向量所需存储器的容量是1999年的150倍，将会超过ATE的存储深度。

芯片的测试已成为制约集成电路发展的一个“瓶颈”。已有大量的文献对集成电路的测试方法展开研究，主要有测试集紧缩技术（Test Set Compaction, TSC）、内建自测试(Built-In Self-Test, BIST)和外建自测试三种方法。

测试集紧缩技术通过自动测试模式生成算法（Auto Test Pattern Generation, ATPG）对测试立方体进行动态或静态的压缩，通过对减少测试立方体数目达到减少测试数据量的目的。本技术的优点是不需要任何额外的硬件开销；其缺点不对某些非故障模型的故障可能无法检测到。

内建自测试方法，依靠芯片自身的资源完成对芯片的测试。此方法将测试模式生成器TPG、测试过程控制和测试响应评价功能模块嵌入在被测电路CUT上，摆脱了对ATE的依赖，减少了测试费用。但由于BIST生成的多是伪随机测试向量，测试时通常存在着抗随机故障(Random Resistant Fault, RRF)，故BIST存在故障覆盖率不高、测试序列较长的弊端。虽然可以通过加权或采用混合模式的BIST等方法来进一步提高测试效率，但随着电路规模的扩大，RRF的增多，要付出的硬件开销将显著增加。

外建自测试方法又称为测试源划分技术，此方法将所需的测试向量经过压缩存储在ATE中，测试期间，通过片上的解压电路将其还原施加到被测电路上。它同样是将一些测试资源从ATE移入到芯片中，以达到减少测试数据量、缩短测试时间的目的，并能允许使用低速ATE而不降低测试质量。该方法不需要了解被测设计(Design Under Test, DUT) 的具体内部结构，可以很好的保护知识产权，因而得到了广泛地应用。

基于编码的方法是外建自测试中应用最广泛的技术之一。该方法将芯核供应商提供的测试集T_D压缩（编码）成一个更小的测试集T_E，并把它存储于ATE的存储器中。测试时，由芯片上解码电路把T_E解码成T_D后再实行测试。测试数据编码压缩按照编码的原理可分为统计编码和游程编码两大类：统计编码中具有代表性的方法为统计码、Huffman选择码以及9值编码等；而游程编码方法包括Golomb码、FDR码、交替游程码以及PRL编码等等。

编码压缩技术所用测试集T_D其测试模式数量较少，测试时间相对BIST更短；并且它不需要测试模式生成电路和响应压缩分析电路，其解压电路的成本低于BIST；对于不支持BIST的CUT也可实现测试，具有广泛的应用性。

当前的测试数据通常以种子或被压缩的形式存储在ATE的存储器中，由于集成电路测试数据量非常庞大和ATE存储器容量有限，在实际的集成电路测试时，这些测试数据就必须被裁减或需要分批装入ATE存储器，这就降低了测试质量或增加了测试成本，所以必须研究出一种算法，使测试数据可以一次性装入ATE存储器或可以直接应用到被测设计而不需要多次重载。

传统的方法中，这些种子或代码字（被压缩的形式）都是被直接（静态）存储在ATE存储器中，其所占的存储容量将随着原始测试数据量的增加而增加，虽然ATE中存储的是压缩的形式，但其体积仍然很大，因此逐渐增长的测试数据量对ATE的存储提出了挑战。