[发明专利]压控延迟电路及其共模补偿方法

说明书

技术领域

本发明是关于一种压控延迟电路的装置及方法，特别是关于一种压控延迟电路及其共模补偿方法。

背景技术

压控延迟电路（Voltage controlled delay circuits；VCDC）广泛地使用在各种应用，例如：环形振荡器（ring oscillator）和延迟锁相回路（delay lock loop）等。其中，令人关注的特殊应用是压控环形振荡器。压控环形振荡器具有架构在环形组态的多级的VCDC及由输入到输出的电路延迟。其中，每一级的VCDC接收来自前级的输入并且输出一输出给下一级，并且由控制电压控制由输入到输出的电路延迟。图1是3阶压控环形振荡器100的示意图。参照图1，3阶压控环形振荡器100包括三个VCDC 110、120、130、输入、输出及由输入到输出的电路延迟。每个VCDC架构在一差动电路拓墣，且具有第一输入端（正端）V_i+、第二输入端（负端）V_i-、第一输出端（正端）V_o+、第二输出端（负端）V_o-和控制端TC。此输入定义为在第一输入端（正端）V_i+和第二输入端（负端）V_i-之间的压差。此输出定义为在第一输出端（正端）V_o+和第二输出端（负端）V_o-之间的压差。由输入到输出的电路延迟是由施加在控制端TC的控制电压VCTL所控制。控制电压VCTL是施加给所有VCDC 110、120、130。并且，控制电压VCTL决定三个VCDC 110、120、130的电路延迟，因而决定3阶压控环形振荡器100的振荡频率。

有许多电路适用于实现压控延迟电路。一特别令人关注的电路是CML（current-mode logic；电流模态逻辑）放大器200，如图2所示。CML放大器200包括一电流源210、一差动对220和一负载230。电流源210包括NMOS（n-type metal-oxide semiconductor；N型金氧半导体）晶体管211。差动对220包括NMOS晶体管221、222。负载230包括电阻231、232。于此，V_DD表示供电端。CML放大器200是在现有技术中熟知的，并且为本领域的技术人员所熟知，故于此不再赘述。在控制端TC的高电压导致较高的偏压电流I_b，其起因于延迟电路的较短的电路延迟，进而导致环形振荡器的较高振荡频率。然而，CML放大器200有个问题，其输出的共模电压决定在偏压电流I_b，因此当控制电压改变时，输出的共模电压也会跟着改变。在许多应用中，共模电压最好能不管控制电压的变化而维持实质上相同。

当控制电压改变时，具有实质上固定的共模电压的输出的压控延迟电路是令人期望的。

发明内容

本发明的目的在于提供一种压控延迟电路及其共模补偿方法，用以解决压控延迟电路当控制电压改变时，输出的共模电压也会跟着改变的问题。

在一实施例中，压控延迟电路包括：一第一电流源、一第二电流源、一差动对、一信号输出端、一第一供电端、一负载电路、一电流镜以及一对耦合电阻。

第一电流源用以依照一第一偏压输出一第一电流，而第二电流源用以依照一控制电压输出一第二电流。差动对用以在一偏压电流的偏压下依照一差动输入信号输出一差动输出信号。其中，偏压电流包括第一电流和第二电流的结合。信号输出端用以输出差动输出信号。第一供电端用以提供一第一供电电压。负载电路耦接在第一供电端与信号输出端之间。电流镜用以在一第二供电电压的供电下，依照控制电压输出一第三电流和一第四电流。此对耦合电阻用以分别将第三电流和第四电流耦接至信号输出端的正端和负端。

在另一实施例中，压控延迟电路的共模补偿方法包括：依照一第一偏压产生一第一电流；依照一控制电压产生一第二电流；响应一偏压电流而放大一差动输入信号以产生一差动输出信号；使用一负载电路提供差动输出信号至一第一供电电压之间的压降；使用一电流镜在一第二供电电压的供电下依照控制电压产生一第三电流和一第四电流；以及经由一对耦合电阻提供第三电流和第四电流至差动输出信号。其中，偏压电流包括第一电流和第二电流的结合。