[发明专利]通用型高速并、串行总线开发验证平台

权利要求书

1.一种通用型高速并、串行总线开发验证平台，具有如下技术特征，用于对CPCIE/PCIE协议和CPCI/PCI协议开发验证的嵌入式处理器PowerPC，通过CPCIE、CPCI接口与外部CPCIE、CPCI设备相连，用于对CPCIE/PCIE协议、CPCI/PCI协议的开发验证，同时通过SRIO接口与2个FPGA相连，用于SRIO总线的开发验证;2个FPGA之间通过PCIE、SRIO、FC相连，用于对FPGA间的高速串行SRIO、PCIE、FC总线开发验证及总线协议间的相互转换; FPGA通过FC接口、CPCIE、CPCI接口、SRIO接口与平台外部相应接口设备相连，实现基于FPGA的FC总线、CPCIE、CPCI、PCI及SRIO总线的开发验证;FPGA扩展保留了SATA接口，用于对高速存储总线SATA及SAS的开发验证，且PowerPC与2个FPGA均含有与平台外网络连接的网络接口，其中，PowerPC为嵌入式处理器，FPGA为可编程逻辑门阵列，FC为光纤接口，UART为串口，RGMII,SGMII为网络接口，CPCI/PCI为并行总线， CPCIE/PCIE为高速串行总线 ，SATA及SAS为串行存储接口，CPCI、PCI均指PCI协议，CPCIE、PCIE均指PCIE总线协议，CPCI总线为PCI总线的机械特性加强版，CPCIE总线为PCIE总线的机载特性加强版。

2.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，PowerPC的高速并行总线CPCI/PCI接口通过标准的CPCI接插件实现与其它CPCI设备的互连，支持PCI协议32b/33M、32b/66M,可支持的PCI协议版本为2.3，支持I/O空间的单次读写，配置空间的单次读写，以及映射内存空间的单次和突发读写方式。

3.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，嵌入式处理器PowerPC的PCI接口为32位，PCI信号接至CPCI接插件的32位接口信号上，CPCI的64位通信方式在基于FPGA的CPCI/PCI总线逻辑上实现。

4.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，PowerPC的串行总线CPCIE/PCIE接口有5个通路(lane),其中的一个只能配置为单通路方式1X,另4个可以配置为单通路1X或多通路方式4X,支持的PCIE协议版本为1.1，即支持的速度为2.5Gbps，每一个PCIE端口可作为根结合体root complex或是节点End Point, 通过标准的CPCIE接插件实现与其它CPCIE设备的互连。

5.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，嵌入式处理器PowerPC支持4路10M/100M/1000Mbps网络接口，支持的通信方式为RMII、SMII、RGMII和SGMII，保留的2路网络接口，一路以RGMII通信方式，另一路以SGMII通信方式，通过网络物理层芯片与网络接口RJ45相连，实现平台与外部的10M/100M/1000Mbps自适应网络通信。

6.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，在FPGA内实现各种高速串行总线协议主要是利用FPGA内的高速串行收发器GTX实现总线协议，通过将FPGA中的GTX引脚连接到平台的CPCIE接插件上，即实现PowerPC与FPGA之间的SRIO通信，亦可实现PCIE协议。

7.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，在每个FPGA内利用高速串行收发器GTX实现FC总线协议，用2个GTX，实现双通路的FC接口，共有4个FC接口，利用一个4X FC接插件，实现与外部数据交互。

8.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，在FPGA内含有PCIE总线的节点End Point硬核，可利用此PCIE硬核实现CPCIE/PCIE总线协议，通过平台提供的标准CPCIE接插件实现与外部数据交互。

9.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，在FPGA实现高速并行总线CPCI/PCI协议，在FPGA内根据PCI协议的电平选择特定的Bank，将管脚引到平台提供的标准接插件CPCI连接器上，即实现了FPGA与外部的基于CPCI/PCI总线的64位宽通信方式。

10.如权利要求1所述的通用型高速并、串行总线开发验证平台，其特征在于，FPGA之间基于GTX实现SRIO总线、PCIE总线、FC总线协议，实现FPGA之间的总线通信或是总线协议转换。