[发明专利]二维屏蔽栅晶体管器件及其制备方法

说明书

技术领域

本发明主要涉及晶体管，更确切地说是设计屏蔽栅晶体管器件及其制备方法。

背景技术

由于屏蔽栅晶体管具有许多优良的特性，因此比传统的晶体管（例如传统的沟槽MOSFET（金属氧化物半导体场效应晶体管））更加利于应用。屏蔽栅沟槽晶体管（SGT）具有很低的栅漏电容C_gd，很低的导通电阻R_DSon，以及很高的晶体管击穿电压。对于传统的沟槽MOSFET而言，通道中放置多个沟槽，在降低导通电阻的同时，也增大了整体的栅漏电容。引入屏蔽栅沟槽MOSFET，通过将栅极与漂流区中的电场屏蔽起来，改进该问题，从而大幅降低了栅漏电容。屏蔽栅沟槽MOSFET结构在漂流区中具有较高的杂质载流子浓度，还为器件的击穿电压提供了额外的益处，从而降低了导通电阻。

当前有一些文献中提出了屏蔽栅沟槽MOSFET器件，例如Baliga在美国专利5,998,833中所述。

屏蔽栅沟槽MOSFET改良的性能特点特别适用于功率切换器件，例如开关转换器，通常称为同步降压转换器（一种直流-直流转换器，其中输出电压低于输入电压）。屏蔽栅沟槽MOSFET尤其适用于同步降压转换器中的高端开关。然而，对于作为同步整流器的低端开关，体二极管反向恢复时过量的电荷会增大功率耗散，降低转换器效率。

带有屏蔽栅的SGT在电源电势处具有低R_DSon。在栅极电极下方的屏蔽电极降低了栅漏电容。

在传统的SGT设计中，屏蔽电极和栅极电极形成在自对准工艺中，自对准工艺利用单独的掩膜，制备一组沟槽，用于栅极电极和屏蔽电极。然而，屏蔽电极和栅极电极的结构要求不同。例如，由于屏蔽电极处于电源电势，因此屏蔽电极必须与形成沟槽的半导体层绝缘。通常在外延层和屏蔽电极之间使用厚氧化物，抵御击穿。在邻近的屏蔽电极之间还有一个台面结构。当成比例地缩小器件时，台面结构会靠的很近，无法为厚氧化物留出足够空间，从而出现问题。

正是在这一前提下，提出了本发明的各种实施例。

发明内容

本发明提供一种屏蔽栅晶体管器件，包括：

一个半导体衬底；

一个或多个屏蔽电极，形成在半导体衬底中的第一层次上，其中所述的一个或多个屏蔽电极与半导体衬底电绝缘；

一个或多个栅极电极，形成在半导体衬底中的第二层次上，所述的第二层次与所述的第一层次不同，其中所述的一个或多个栅极电极与所述的半导体衬底和所述的一个或多个屏蔽电极电绝缘，其中至少一部分所述的一个或多个栅极电极的方向不平行于所述的一个或多个屏蔽电极，其中所述的一个或多个栅极电极的一个或多个部分与一个或多个屏蔽沟槽的一个或多个部分重叠。

上述屏蔽栅晶体管器件，第二层次在一个或多个屏蔽电极和半导体衬底的表面之间。

上述的屏蔽栅晶体管器件，一个或多个屏蔽电极的宽度与一个或多个栅极电极的宽度不同。

上述的屏蔽栅晶体管器件，一个或多个屏蔽电极的间距与一个或多个栅极电极的间距不同。

上述的屏蔽栅晶体管器件，一个或多个栅极电极的间距小于2.5微米。

上述的屏蔽栅晶体管器件，一个或多个栅极电极的间距小于1微米。

上述的屏蔽栅晶体管器件，至少一部分一个或多个栅极电极的方向垂直于一个或多个屏蔽电极。

上述的屏蔽栅晶体管器件，至少一部分一个或多个栅极电极的方向不垂直于一个或多个屏蔽电极。

上述的屏蔽栅晶体管器件，一个或多个栅极电极包括一个或多个封闭式晶胞电极。

上述的屏蔽栅晶体管器件，一个或多个封闭式晶胞电极包括一个或多个蜂窝状封闭式晶胞结构。

上述屏蔽栅晶体管器件，半导体衬底包括第一导电类型的漏极区，半导体衬底还包括在一个或多个栅极电极附近的本体区，其中本体区的第二导电类型与第一导电类型相反。

上述屏蔽栅晶体管器件，半导体衬底包括在一个或多个栅极电极附近的源极区，其中第一导电类型的源极区的掺杂浓度大于漏极区，其中本体区设置在源极区和漏极区之间。

上述的屏蔽栅晶体管器件，第一导电类型为N-型，第二导电类型为P-型。

此外，本发明还提供一种用于制备屏蔽栅晶体管器件的方法，该方法包括：

a）在半导体衬底中的第一层次上制备一个或多个屏蔽电极，其中一个或多个屏蔽电极与半导体衬底电绝缘；